Verilog组合逻辑设计Word文件下载.docx
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3．编写约束文件，使输入、输出信号与开发板的引脚对应。
4．下载到FPGA开发板，拨动输入开关，观察Led灯的显示是否符合真值表。
四、实验原理：
1．74x138译码器是输出低有效的3-8译码器。
表1所示为74x138译码器的真值表。
表174x138译码器的真值表
输入
输出
G1
G2A_L
G2B_L
C
B
A
Y7_L
Y6_L
Y5_L
Y4_L
Y3_L
Y2_L
Y1_L
Y0_L
x
1
根据3-8译码器的真值表，可得输出的函数表达式为
根据上述函数表达式，可画出逻辑电路图为。
图13-8译码器的逻辑电路图
2.数据选择器的逻辑功能是根据地址选择端的控制，从多路输入数据中选择一路数据输出。
因此，它可实现时分多路传输电路中发送端电子开关的功能，故又称为复用器（Multiplexer）,并用MUX来表示。
表22输入1位多路选择器的真值表
数据输入
选择控制S
输出Y
D0
D1
2选1数据选择器的真值表如表1所示，其中，D0、D1是2路数据输入，S为选择控制端，Y为数据选择器的输出，根据真值表可写出它的输出函数表达式为：
如果输入再加上低有效的输入使能端，则输出的表达式变为
根据上述函数表达式，可画出2输入4位多路选择器的逻辑电路图为。
图22输入4位多路选择器的逻辑电路图
2.1位全加器的真值表如下
表31位全加器的真值表
输入变量
输出变量
Ci
Ci+1
S
根据真值表，输出表达式为：
对于4位并行加法器，可以按入下公式进行设计
图3所示为4位并行进位加法器框图，本实验中用Verilog语句来描述。
图34位并行进位加法器
五、实验器材（设备、元器件）：
PC机、WindowsXP、Anvyl或Nexys3开发板、XilinxISE14.7开发工具、DigilentAdept下载工具。
六、实验步骤：
实验步骤包括：
建立新工程、原理图或代码输入、设计仿真、输入输出引脚设置、生成流代码与下载调试。
七、关键源代码：
1．在ISE设计中可以直接输入如下3-8译码器的代码
2．3-8译码器的仿真测试代码
仿真结果如下图所示。
图4译码器的仿真结果
3．译码器在Nexys3开发板上的约束文件
4．4位并行加法器的代码
5．加法器的仿真测试代码
仿真结果如下图所示。
图5加法器的仿真结果
6．加法器在Nexys3开发板上的约束文件
7．数据选择器的代码
modulemux_2in4bit（
inputEN_L,S,
input[4:
1]D0,D1,
output[4:
1]Y
）;
wirew0,w1,w2,w3,w4,w5,w6,w7,w8,w9;
wireS_L;
not（S_L,S）;
nor（w0,EN_L,S）;
nor（w1,EN_L,S_L）;
and（w2,D0[1],w0）;
and（w3,D1[1],w1）;
and（w4,D0[2],w0）;
and（w5,D1[2],w1）;
and（w6,D0[3],w0）;
and（w7,D1[3],w1）;
and（w8,D0[4],w0）;
and（w9,D1[4],w1）;
or（Y[1],w2,w3）;
or（Y[2],w4,w5）;
or（Y[3],w6,w7）;
or（Y[4],w8,w9）;
endmodule
8.数据选择器的仿真测试代码
//
Add
stimulus
here
EN_L
=
1
S
1'
bx
#100
0
D0
4'
b0101
D1
b1010
图6数据选择器的仿真结果
9．数据选择器在Nexys3开发板上的约束文件
#Switch
NET
D0[1]
LOC=
T10;
#SW0
D0[2]
T9;
#SW1
D0[3]
V9;
#SW2
D0[4]
M8;
#SW3
D1[1]
N8;
#SW4
D1[2]
U8;
#SW5
D1[3]
V8;
#SW6
D1[4]
T5;
#SW7
#Led
Y[1]
LOC=U16;
#LED0
Y[2]
LOC=V16;
#LED1
Y[3]
LOC=U15;
#LED2
Y[4]
LOC=V15;
#LED3
#Button
Net
Loc=
B8;
#BTN0
C4;
#BTNL
八、实验结论：
九、总结及心得体会：
分析好逻辑关系后，在写代码。
调试，有时候再运行一遍就可以。
约束条件最容易出问题。
十、对本实验过程及方法、手段的改进建议：
减少实验项目。
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