fpga初学者的一些必备基础知识.docx

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fpga初学者的一些必备基础知识

1、FPGA建立时间（setuptime）&保持时间（holdtime）&竞争和冒险&毛刺

建立时间（setuptime）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；保持时间（holdtime）是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间，如果保持时间不够，数据同样不能被打入触发器。

如图1。

数据稳定传输必须满足建立和保持时间的要求，当然在一些情况下，建立时间和保持时间的值可以为零。

PLD/FPGA开发软件可以自动计算两个相关输入的建立和保持时间

竞争和冒险

PLD内部毛刺产生的原因

我们在使用分立元件设计数字系统时，由于PCB走线时，存在分布电感和电容，所以几纳秒的毛刺将被自然滤除，而在PLD内部决无分布电感和电容，所以在PLD/FPGA设计中，竞争和冒险问题将变的较为突出。

FPGA中的冒险现象

信号在FPGA器件内部通过连线和逻辑单元时，都有一定的延时。

延时的大小及连线的长短和逻辑单元的数目有关，同时还受器件的制造工艺、工作电压、温度等条件的影响。

信号的高低电平转换也需要一定的过渡时间。

由于存在这两方面因素，多路信号的电平值发生变化时，在信号变化的瞬间，组合逻辑的输出有先后顺序，并不是同时变化,往往会出现一些不正确的尖峰信号，这些尖峰信号称为"毛刺"。

如果一个组合逻辑电路中有"毛刺"出现，就说明该电路存在"冒险"。

（及分立元件不同，由于PLD内部不存在寄生电容电感，这些毛刺将被完整的保留并向下一级传递，因此毛刺现象在PLD、FPGA设计中尤为突出）

图1给出了一个逻辑冒险的例子，从图6.22的仿真波形可以看出，"A、B、C、D"四个输入信号经过布线延时以后，高低电平变换不是同时发生的，这导致输出信号"OUT"出现了毛刺。

（我们无法保证所有连线的长度一致，所以即使四个输入信号在输入端同时变化，但经过PLD内部的走线，到达或门的时间也是不一样的，毛刺必然产生）。

可以概括的讲，只要输入信号同时变化，（经过内部走线）组合逻辑必将产生毛刺。

将它们的输出直接连接到时钟输入端、清零或置位端口的设计方法是错误的，这可能会导致严重的后果。

所以我们必须检查设计中所有时钟、清零和置位等对毛刺敏感的输入端口，确保输入不会含有任何毛刺

冒险往往会影响到逻辑电路的稳定性。

时钟端口、清零和置位端口对毛刺信号十分敏感，任何一点毛刺都可能会使系统出错，因此判断逻辑电路中是否存在冒险以及如何避免冒险是设计人员必须要考虑的问题。

判断一个逻辑电路在某些输入信号发生变化时是否会产生冒险，首先要判断信号是否会同时变化，然后判断在信号同时变化的时候，是否会产生冒险，这可以通过逻辑函数的卡诺图或逻辑函数表达式来进行判断。

对此问题感兴趣的读者可以参考有关脉冲及数字电路方面的书籍和文章

如何处理毛刺

我们可以通过改变设计，破坏毛刺产生的条件，来减少毛刺的发生。

例如，在数字电路设计中，常常采用格雷码计数器取代普通的二进制计数器，这是因为格雷码计数器的输出每次只有一位跳变，消除了竞争冒险的发生条件，避免了毛刺的产生。

毛刺并不是对所有的输入都有危害，例如D触发器的D输入端，只要毛刺不出现在时钟的上升沿并且满足数据的建立和保持时间，就不会对系统造成危害，我们可以说D触发器的D输入端对毛刺不敏感。

根据这个特性，我们应当在系统中尽可能采用同步电路，这是因为同步电路信号的变化都发生在时钟沿，只要毛刺不出现在时钟的沿口并且不满足数据的建立和保持时间，就不会对系统造成危害。

（由于毛刺很短，多为几纳秒，基本上都不可能满足数据的建立和保持时间）

以上方法可以大大减少毛刺，但它并不能完全消除毛刺，有时，我们必须手工修改电路来去除毛刺。

我们通常使用"采样"的方法。

一般说来，冒险出现在信号发生电平转换的时刻，也就是说在输出信号的建立时间内会发生冒险，而在输出信号的保持时间内是不会有毛刺信号出现的。

如果在输出信号的保持时间内对其进行"采样"，就可以消除毛刺信号的影响。

有两种基本的采样方法：

一种方法是在输出信号的保持时间内，用一定宽度的高电平脉冲及输出信号做逻辑"及"运算，由此获取输出信号的电平值。

图6.23说明了这种方法，采样脉冲信号从输入引脚"SAMPLE"引入。

从图2

的仿真波形上可以看出，毛刺信号出现在"TEST"引脚上，而"OUT"引脚上的毛刺已被消除了.

上述方法的一个缺点是必须人为的保证sample信号必须在合适的时间中产生，另一种更常见的方法是利用D触发器的D输入端对毛刺信号不敏感的特点，在输出信号的保持时间内，用触发器读取组合逻辑的输出信号，这种方法类似于将异步电路转化为同步电路。

图1给出了这种方法的示范电路，图2是仿真波形

在仿真时，我们也可能会发现在FPGA器件对外输出引脚上有输出毛刺，但由于毛刺很短,加上PCB本身的寄生参数,大多数情况下,毛刺通过PCB走线,基本可以自然被虑除，不用再外加阻容滤波。

时钟周期为T,触发器D1的时钟沿到来到触发器Q变化的时间Tco（CLK--Q）最大为T1max,最小为T1min,逻辑组合电路的延迟时间最大为T2max，最小为T2min，问触发器D2的建立时间和保持时间。

最终答案：

T3setup

D2的保持时间就是时钟沿到来之后,D2的数据输入端要保持数据不变的时间,这个时间是由D1和D2之间的组合逻辑时延决定的。

例如:

假设D1和D2之间的组合逻辑时延为2ns,时钟周期为10ns,这意味着在时钟沿来到后，D1输出的新数据要过2ns才会到达D2的数据输入端，那么在这2ns内，D2的数据输入端保持的还是上一次的旧数据，其值不会立即更新，假设D2的最小保持时间为3ns,这意味时钟沿到来后，D2的数据输入端的值在3ns内不能有变化，回到问题的关键，由于D1在时钟沿到来后的输出结果，经过2ns的组合逻辑延时便到达了D2的输入端，而D2要求在时钟沿到来后的3ns内其输入端的值不能改变，这样D2的保持时间就得不到满足，所以D2的保持时间必须小于等于2ns。

至于说T2min为0时的情况，其实T2min是永远不能为0的，即使是一根导线其时延也是不可能为0的，这就是为什么移位寄存器的两个触发器之间连的只是一根导线，导线后端触发器的保持时间却还是可以满足的原因，其实移位寄存器中触发器的保持时间可以看成是小于等于其间导线的时延。

建立时间：

触发器在时钟沿来到前，其数据输入端的数据必须保持不变的时间;保持时间：

触发器在时钟沿来到后，其数据输入端的数据必须保持不变的时间。

如下图：

因为触发器内部数据的形成是需要一定的时间的，如果不满足建立和保持时间，触发器将进入亚稳态，进入亚稳态后触发器的输出将不稳定，在0和1之间变化，这时需要经过一个恢复时间，其输出才能稳定，但稳定后的值并不一定是你的输入值。

这就是为什么要用两级触发器来同步异步输入信号。

这样做可以防止由于异步输入信号对于本级时钟可能不满足建立保持时间而使本级触发器产生的亚稳态传播到后面逻辑中，导致亚稳态的传播。

两级触发器可防止亚稳态传播的原理：

假设第一级触发器的输入不满足其建立保持时间，它在第一个脉冲沿到来后输出的数据就为亚稳态，那么在下一个脉冲沿到来之前，其输出的亚稳态数据在一段恢复时间后必须稳定下来，而且稳定的数据必须满足第二级触发器的建立时间，如果都满足了，在下一个脉冲沿到来时，第二级触发器将不会出现亚稳态，因为其输入端的数据满足其建立保持时间。

同步器有效的条件：

第一级触发器进入亚稳态后的恢复时间+第二级触发器的建立时间<=时钟周期。

（编者注：

maxbird在该部分详细说明了建立时间和保持时间的概念，以及如果不满足二者可能导致的亚稳态的传播。

注意这里说的建立时间和保持时间都是针对时钟而言的，在进行时序约束时所指的就是这种，而很多网友以前学习的建立时间保持时间的概念是针对信号而言的，所指的对象不同，分析出来的结论完全相反，一定注意不要混淆。

）lh1688：

不考虑CLOCKSKEW情况下。

D2的建立时间要求：

Tco1＋T1（logicdelay）＋Tsetup2

那么Tsetup2

这个应该比较容易理解。

相对的保持时间实际就是路径的总延时（Tco1＋T1）。

保持时间Thold2<（Tco1＋T1）。

Fpga设计流程

1、设计输入（DesignEntry）；

2、设计仿真（Simulation）；

3、设计综合（Synthesize）；

4、布局布线（Place&Route）；

5、配置（Configuration）

设计输入主要有原理图输入和HDL输入两种方式，一般开发商都同时支持两种输入方式。

还有的甚至提供更多的输入方式，如Xilinx公司的ISE6.0就提供四种输入方式，包括EDIF网表输入。

有些熟悉硬件设计的工程师开始喜欢利用原理图进行设计，这种方法非常直观，但基于可移植性和规范化方面的考虑，绝大部分深入FPGA设计和ASIC设计的工程师最终都将统一到HDL平台上来。

设计仿真包含功能仿真和时序仿真两项主要内容，功能仿真忽略了综合和布局布线导致的时延等因素，仅仅从逻辑上进行仿真，这对设计思路的验证是有帮助的，但必须通过时序仿真作进一步验证，发现并修正时序问题。

设计综合将HDL语言生成用于布局布线的网表和相应的约束。

综合效果直接导致设计的性能和逻辑门的利用效率，因此，许多可编程逻辑器件开发商都支持第三方综合和仿真工具，著名的有：

Synplicity、Synopsys和ModelSim等。

综合优化（synthesize）是指将HDL语言，原理图等设计输入翻译成由及或非门，RAM,触发器等基本逻辑单元组成的逻辑连接，也就是所谓的逻辑网表，并根据目标及要求（约束条件）优化所生成的逻辑连接，输出edf和edn等文件。

综合过程包括两个内容，一是对硬件语言源代码输入进行编译及逻辑层次上的优化，二是对编译结果进行逻辑映射及结构层次上的优化，最后生成逻辑网表。

综合结果的优劣直接影响布局布线结果的最终效能。

综合结果的优劣是以使设计芯片的物理面积最小和工作频率最高为指标。

当两者发生冲突时，一般采用速度优先的原则

布局布线工具利用综合生成的网表，在FPGA内部进行布局布线，并生成可用于配置的比特流文件（有了比特流文件就可down到板子里了）。

布局布线工具及可编程逻辑器件工艺及其布线资源密切相关，一般由可编程逻辑器件开发商直接提供。

信号及变量的区别

1.信号

libraryIEEE; 

useIEEE.STD_LOGIC_1164.ALL; 

useIEEE.STD_LOGIC_ARITH.ALL; 

useIEEE.STD_LOGIC_UNSIGNED.ALL; 

entityxor_sigis 

    Port（A:

in  STD_LOGIC; 

          B:

in  STD_LOGIC; 

          C:

in  STD_LOGIC; 

          X:

out  STD_LOGIC; 

          Y:

out  STD_LOGIC）; 

endxor_sig; 

architectureBehavioralofxor_sigis 

signalD:

STD_LOGIC; 

begin 

    SIG:

process（A,B,C） 

    begin 

        D<=A;        --ignored!

!

        X<=CxorD; 

        D<=B;        --overrides!

!

        Y<=CxorD; 

    endprocess; 

endBehavioral; 

等效的逻辑图是这样的:

显然,综合器将信号A给忽略了,这跟我们希望的是不一致的.仔细观察综合过程发现,在综合时会产生一条WARNING:

Input isneverused.Thisportwillbepreservedandleftunconnectedifitbelongstoatop-levelblockoritbelongstoasub-blockandthehierarchyofthissub-blockispreserved. 

大意是说输入从未使用,如果是顶层程序或者属于一个子模块并且该子模块有这个端口时,会被保留,其余情况下端口会被忽略掉. 

2.变量

libraryIEEE; 

useIEEE.STD_LOGIC_1164.ALL; 

useIEEE.STD_LOGIC_ARITH.ALL; 

useIEEE.STD_LOGIC_UNSIGNED.ALL; 

entityxor_sigis 

    Port（A:

in  STD_LOGIC; 

          B:

in  STD_LOGIC; 

          C:

in  STD_LOGIC; 

          X:

out  STD_LOGIC; 

          Y:

out  STD_LOGIC）; 

endxor_sig; 

architectureBehavioralofxor_sigis 

begin 

    VAR:

process（A,B,C） 

        variableD:

STD_LOGIC;     

    begin 

        D:

=A; 

        X<=CxorD; 

        D:

=B; 

        Y<=CxorD; 

    endprocess; 

endBehavioral; 

这段程序的本意及上面是一样的:

X<=AxorC;Y<=BxorC.在利用ISE10.1综合以后得到的结果如下图:

等效的逻辑图是这样的:

可以看出,采用变量时,程序综合的结果及我们希望的是一致的. 

3.总结

在一个进程中，如果对一个信号多次复制，那么，只有最后一个值才是有效的。

如果对变量多次赋值，那么每次赋值都是有效的，

并且，变量的值在再次赋值之前一直保持不变。

信号跟硬件有点类似，并且是在进程结束的时候才更新；变量是立即更新的，因此

可以影响程序的功能，但变量的好处是仿真速度更快。

基于以下几点原因，我们建议，编程时还是应以信号为主，尽量减少变量的使用。

（1）变量赋值无延时是针对进程运行而言的，只是一个理想值，对于变量的操作往往被综合成为组合逻辑的形式，而硬件上的组合逻辑必然存在输入到输出延时。

当进程内关于变量的操作越多，其组合逻辑就会变得越大越复杂。

假设在一个进程内，有关于变量的3个级连操作，其输出延时分别为5ns,6ns,7ns,则其最快的时钟只能达到18ns。

相反，采用信号编程，在时钟控制下，往往综合成触发器的形式，特别是对于FPGA芯片而言，具有丰富的触发器结构，易形成流水作业，其时钟频率只受控于延时最大的那一级，而不会及变量一样层层累积。

假设某个设计为3级流水作业，其每一级延时分别为10ns,11ns,12ns,则其最快时钟可达12ns。

因此，采用信号反而更能提高设计的速度。

（2）由于变量不具备信息的相关性，只有当前值，因此也无法在仿真时观察其波形和状态改变情况，无法对设计的运行情况有效验证，而测试验证工作量往往会占到整个设计70％～80％的工作量，采用信号则不会存在这类问题。

（3）变量有效范围只能局限在单个进程或子程序中，要想将其值带出及其余进程、子模块之间相互作用，必须借助信号，这在一定程度上会造成代码不够简洁，可读性下降等缺点。

4.实际应用

使用变量

process（INTClk,GPIO8）

begin

 if（GPIO8='1'）then

INTState<=X"0";

  counter<=X"00000000";

 elsif（INTClk'eventandINTClk='1'）then

 counter<=counter+1;

caseINTStateis

whenX"0"=>IRQ7<='1';

ifcounter>X"72BF00"then-- （94ms）

counter<=X"00000000";

INTState<=X"1";

else

INTState<=X"0";

endif;

whenX"1"=>IRQ7<='0';

ifcounter>X"3A"then 

counter<=X"00000000";

INTState<=X"0";

else

INTState<=X"1";

endif; 

whenothers=>null;

endcase;

 endif;

endprocess;

注意：

counter<=counter+1;的位置顺序一定要放counter复位前。

使用变量

process（INTClk,GPIO8）

variablecounter:

std_logic_vector（31downto0）;

begin

 if（GPIO8='1'）then

INTState<=X"0";

  counter:

=X"00000000";

 elsif（INTClk'eventandINTClk='1'）then

caseINTStateis

whenX"0"=>IRQ6<='1';

--ifcounter>X"70F760"then--7403360

ifcounter>X"50"then--7403360

INTState<=X"1";

counter:

=X"00000000";

else

INTState<=X"0";

endif;

whenX"1"=>IRQ6<='0';

--ifcounter>X"E380"then--58240

ifcounter>X"10"then--58240

counter:

=X"00000000";

INTState<=X"0";

else

INTState<=X"1";

endif; 

whenothers=>null;

endcase;

    counter:

=counter+1;

 endif;

endprocess;