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采用DIC（Digitalimagecorrelation）方法进行器件的高温变形测试。

对于器件高温变形，选取测试温度为：

25–40–55–70–85–100–115–130–145–160–175–190–205–220–240 

（°

C），测试结果主要考虑下面对角方向，测量位置主要考虑POP底部器件顶层，POP顶部器件底层以及两个器件堆叠后的底层，测试时所有焊球都被移除。

对于POP底部器件相对变形（以室温测量结果为参考平面）测试结果的3D图像如下所示：

结果显示，POP底部单个器件高温变形在0.1mm，顶部器件高温变形在0.03mm，而两个器件焊接在一起后的高温变形在0.07mm。

器件变形都是笑脸。

2.2顶层器件助焊剂浸渍

POP顶部器件的焊球高度的标称值为0.3mm，其中min＝0.27mm。

max＝0.33mm，其30％和50％深度的尺寸分别为：

0.09mm和0.15mm，考虑到厚薄尺的规格，将浸蘸深度调整为3.5mil～4mil和6mil。

从图片上可以看出，用来POP加工的flux的粘度较正常使用的flux粘度要低，当把器件倒立时，flux由于重力作用有向下流动的情况；

浸蘸30％厚度的sloder的情况下，蘸取的锡膏量较少，并且由于器件焊球高度本身存在差异，导致不同的焊球蘸取锡膏的量也有不同。

2.3 

5DX检测

对单板进行5DX检测，均没有发现连锡情况，并且5DX通过调整聚焦位置，可以清晰看到不同层的焊球情况，如下图：

2.4组装试验结果

组装试验阶段全部采用B的POP器件，器件的测试结果见表4。

从上面的组装测试结果来看，flux的组装质量是最稳定的，截至目前还没有出现过任何不良。

对浸蘸不同flux和solder的加工单板的器件，进行切片观察，并进行了相关的焊点尺寸的测量，由于底部器件焊接所用材料及温度曲线均相同，因此不同实验参数之间切片分析无显著差异，所有器件切片均有一个明显特征，显示出边角处standoff较高而中心焊点standoff较低的特征，如下图所示。

PoP的SMT工艺的返修工艺的控制

　　对多层堆叠装配的返修是需要面临的重大挑战，如何将需要返修的元件移除并成功重新贴装而不影响其他堆叠元件和周围元件及电路板是值得我们研究的重要课题。

虽然业界已有上下温度可以单独控制的返修台，但要处理如此薄的元件（0.3mm）实属不易，很难不影响到其他堆叠元件。

很多时候可能需要将元件全部移除然后再重新贴装。

对于无铅产品的返修变得尤为困难，多次高温带来金属氧化、焊盘剥离、元件和基板的变形和损坏以及金属间化合物的过度生长等问题不容忽视。

无铅产品的焊盘返修过程中的重新整理本来就是一个问题。

　　返修工艺过程包括将PoP元件从电路板上移除、焊盘整理（PCB焊盘）、元器件浸蘸粘性助焊剂

助焊剂

　　助焊剂是在焊接过程中产生的高温蒸气经氧化后冷凝而产生的，焊接烟尘主要来自焊条或焊丝端部的液态金属及溶渣。

[全文]

、贴装PoP元件和焊接。

OKI公司已开发出基于APR5000返修工作站的PoP返修工艺，下面就返修工艺中各环节的控制进行介绍。

（1）PoP元件的移除

　　在移除元件之前首先要对PCBA

PCBA

　　pcba是英文PrintedCircuitBoard+Assembly的简称，即在PCB空板上先经过SMT（表面贴装技术）上件，再经过DIP（双列直插式封装技术）插件的制作过程。

进行加热，控制组件因为受热不均而引起的翘曲变形成为关键，对于如何进行预热及设置温度曲线成功移除元件。

这里重点介绍如何利用合适的方法和工具实现元件的成功移取。

由于元件很薄，即便只是要移除上层的元件，在加热过程中，下层元件焊点也会重新熔化，这给返修工作带来难度。

如果采用传统的真空吸嘴来移除，不可避免地会使PoP元件之间分离而将底层元件留在PCB上。

这样一来，势必要再次加热来移除底层元件，多次的热操作会给元件和PCB带来致命的损伤。

所以，一次移除多层元件是关键所在。

　　理想的状况应该是一次性将所有PoP元件整体从PCB上取下，从而可以对PoP元件进行完整的测试，对其失效机理进行分析。

在摘取过程中不要对PoP有机械损伤，如PCB受热时向上卷曲以及任何真空吸嘴造成的向下的机械压力。

同时，一次温度回流将元件取下，避兔多次回流造成对PCB上焊盘的潜在损伤。

　　0KI公司设计出镊形喷嘴专门应用于PoP元件和其他异型元件的移取，其在垂直方向有4个热敏型突出的爪子，如图1所示。

在20℃条件时，4个爪子会自动弯曲大约2mm，可以将整个多层芯片从PCB上一次性移取，如图2所示。

　图1OKI带4个热敏爪的镊形喷嘴 

图2温度达200℃时镊形喷嘴夹住PoP元件并整体移除

（2）焊盘的清洁整理

　　元件被移除后需要对焊盘进行清洁整理。

　　（3）元件的重新贴装

　　底层元件可以利用特殊夹具在焊球上印刷锡膏

锡膏

　　锡膏是现代印刷电路板级电子组装技术----表面组装技术用之最重要连接材料。

，或者浸蘸黏性助焊剂

助焊剂　　助焊剂是在焊接过程中产生的高温蒸气经氧化后冷凝而产生的，焊接烟尘主要来自焊条或焊丝端部的液态金属及溶渣。

。

上层元件也可以利用同样的方法来处理，然后利用真空吸嘴吸取元件，相机对中之后完成贴装，如图3所示。

图3元件重新贴装

　　（4）回流焊

回流焊

　　回流焊又称"

再流焊"

或"

再流焊机"

（ReflowMachine），它是通过提供一种加热环境，使贴片加工焊锡膏受热融化从而让表面贴装元器件和PCB焊盘通过焊锡膏合金可靠地结合在一起的设备。

[全文]

　　在此过程中的关键控制点是防止元件和基板的损伤及热变形，必须使返修元件周围器件的温度低于其焊点熔化温度。

为了降低热变形及热损伤。

要求返修设备具备上下同时加热并能独立控制的功能，可以采用分段式预热，如图4所示，OKI返修工作站具有两个预热区，可以明显的降低热变形。

图4具有两个预热区的返修工作站（OKI，APR5000XL）

　　对于元件堆叠装配工艺，要掌握好控制重点，包括对工艺和材料的控制，争取一次做好，杜绝或减少返修，是工艺和设备工程师的努力方向：

　　5．总结

　　PoP技术在业界受到快速地接受驱动了在元件及电路板层面上新的组装方案的需求，同时对组装工艺和设备又有新的要求，组装系统必须要有：

　　·

高精度；

高速浸蘸的能力；

焊膏及助焊剂使用的能力；

维持高产量；

使用简单，控制精确。

堆叠封装（PoP）工艺及面临的挑战

李忆环球仪器UNOVISSolutions工艺研究工程师

凌公莽博士环球仪器UNOVISSolutions工艺工程经理

牛天放博士环球仪器UNOVISSolutions先进半导体部高级工程师

引言

随着移动消费型电子产品对于小型化,功能集成以及大存储空间的要求的进一步提升，元器件的小型化高密度封装形式也越来越多,如多模块封装（MCM）、系统封装（SiP）、倒装芯片等应用得越来越多，而元件堆叠封装（PoP,PackageonPackage）技术的出现更加模糊了一级封装与二级封装之间的界线。

在大大提高逻辑运算功能和存储空间的同时，也为终端用户提供了自由选择器件组合的可能,生产成本也得以更有效的控制。

这对于3G手机无疑是一值得考虑的优选方案。

勿庸置疑,随着小型化高密度封装的出现,对高速与高精度装配的要求变得更加关键.相关的组装设备和工艺也更具先进性与高灵活性，元器件堆叠封装技术（PoP）必须经受这一新的挑战。

关键词高密度封装元器件堆叠封装（PoP）

元器件堆叠封装技术市场情况及其推动力

当前半导体封装发展的趋势是越来越多的向高频、多芯片模块（MCM）、系统集成（SiP）封装与堆叠封装（PiP,PoP）发展，使传统的装配等级越来越模糊,而出现了半导体装配与传统电路板装配间的集成,如倒装芯片（FlipChip）直接在终端产品进行装配。

半导体装配设备中的特征功能开始出现在多功能精细间距的贴片机上，同时具有较高的精度又有助焊剂应用的功能，可以说，元件堆叠技术是在业已成熟的倒装芯片装配技术上发展起来的。

自2003年前元件堆叠技术大部分还只是应用在闪存及一些移动记忆卡中,2004年开始出现了移动电话的逻辑运算单元和存储单元之间的堆叠封装.在此平均财经年度内整个堆叠技术市场的增长率达60%.预测到2009年增长率达21%,其中移动电话对于堆叠封装技术的应用将占整个技术市场的17%,3G手机和MPEG4也将大量采用此技术。

元器件堆叠封装技术市场情况简图（资料来自Prismark）

移动通信产品的关键是要解决“带宽”的问题.通俗的讲就是高速处理信号的能力.这就需要新型的数字信号处理器.其解决方案之一就是在逻辑控制器上放置一枚存储器（通常为动态存储器）来实现了小型化,同时功能也得以强化.而成熟的倒装芯片技术促成了这一技术得以大量应用的可能.基本上我们可以利用现有的SMT设备和下游资源以及现成的物流供应链导入此技术,进行大批量生产。

堆叠封装元器件的结构

元器件内芯片的堆叠大部分是采用金线键合的方式（WireBonding），堆叠层数可以从2层到8层，STMICRO声称迄今厚度到40微米的芯片可以从两个堆叠到八个（SRAM,flash,DRAM）,40微米打薄了的芯片堆叠8个总厚度为1.6mm，堆叠两个厚度为0.8mm.

封装内芯片通过金线键合堆叠到基板上,同样的堆叠通过金线再将两个堆叠之间的基板键合,然后整个封装成一个元件便是器件内置器件（PiP,PackageinPackage）.

PiP封装的外形高度较低,可以采用标准的SMT电路板装配工艺,单个器件的装配成本较低.但由于在封装之前单个芯片不可以单独测试,所以总成本会较高（封装良率问题），且事先需要确定存储器结构,器件由设计服务公司先期决定，终端使用者没有选择的自由。

元件堆叠封装（PoP,PackageonPackage）是在底部元器件上面再放置元器件——逻辑+存储，通常为2到4层,存储型PoP可达8层。

外形高度会稍微高些,但是装配前各个器件可以单独测试,保障了更高的良品率，总的封装成本可降至最低，器件的组合可以由终端使用者自由选择，对于3G移动电话及数码像机等产品，这是优选的装配方案。

各种堆叠封装工艺成本比较

AmkorPoP典型结构

l 

底部PSvfBGA（PackageStackableverythinfinepitchBGA）

顶部StackedCSP（FBGA,finepitchBGA）

底部PSvfBGA结构

外形尺寸10-15mm

中间焊盘间距0.65mm,底部

焊球间距0.5mm（0.4mm）

基板FR-5

焊球材料63Sn37Pb/Pb-free

顶部SCSP结构

外形尺寸4-21mm

底部球间距0.4-0.8mm

基板Polyimide

球径0.25-0.46mm

PoP的重点是需要控制元器件之间的空间关系，如果它们之间没有适当的间隙的话,那么会有应力存在,对可靠性和装配良率带来致命的影响.概括起来其空间关系有以下这些需要我们关注：

底部器件的模塑高度（0.27-0.35mm）

顶部器件回流前焊球的高度与间距e1

回流前,顶部器件底面和底部元件顶面的间隙f1

顶部器件回流后焊球的高度与间距e2

回流后,顶部器件底面和底部元件顶面的间隙f2

封装体叠层（PoP，Package-on-Package）技术

在逻辑电路和存储器集成领域，封装体叠层（PoP）已经成为业界的首选，主要用于制造高端便携式设备和智能手机使用的先进移动通讯平台。

移动便携市场在经历2009年的衰退之后，已经显示反弹迹象，进入平稳增长阶段，相比而言，智能手机的增长比其它手机市场更快，占据的市场份额正不断增加。

与此同时，PoP技术也在移动互联网设备、便携式媒体播放器等领域找到了应用。

这些应用带来了对PoP技术的巨大需求，而PoP也支持了便携式设备对复杂性和功能性的需求，成为该领域的发动机。

像应用处理器或基带/应用存储器组合这样的核心部件，其主要的生产企业都已经或计划使用PoP解决方案（图1）。

图1.尽管业界逐渐转向使用倒装芯片技术，但引线键合依然具有成本优势，并在PoP技术中得以继续使用。

PoP技术演化

对于底层PoP封装来说，引线键合正迅速被倒转焊技术所取代。

对更小封装尺寸的要求，推动着焊球节距的不断缩小，目前在底层PoP中，0.4mm的焊球节距已经非常普遍。

与此同时，顶层封装的DRAM芯片，以及包含闪存的DRAM芯片，都有更高速度和带宽的要求，这对应着顶层封装需要具有数目更多的焊球。

由于同时要求更大焊球数目和更小封装尺寸，因而降低顶层封装的焊球节距非常必要。

在过去0.65mm的节距就足够了，而现在需要使用0.5mm的节距，而0.4mm的节距也即将上马被采用。

封装间焊球节距的缩小带来很多问题。

首先，更小的焊球节距要求更小的焊球尺寸，而且顶层封装与底层封装的间隙高度在回流之后也会更小。

当然，这影响底层封装之上允许的器件最大高度。

目前，在这一方面所作的努力大部分都是向倒装芯片和更密封装间互连转变，以满足对更小封装尺寸和叠层高度的要求（图2）。

图2.随着PoP技术的演变，封装体的尺寸、高度和焊球节距的发展趋势。

退一步来说，尽管包含逻辑处理器的底层封装体正明显地从引线键合向倒装芯片技术转变，但引线键合技术并未就此退出历史舞台，依然还是顶层存储器件封装的标准互连方法。

而且，引线键合技术依然具有成本优势，特别是在使用铜线的情况下。

底层封装在集成叠层器件时还需要使用这一技术，此外，引线键合对于一些底层封装来说依然还是一个必需的要素。

引线键合连接的底层封装使用顶部中央模塑开口（TCMG）的模塑技术完成包封，以保证底层封装体边缘没有环氧模塑混合物（EMC），从而顶面边缘的焊盘得以暴露用于实现与顶层封装体的互连。

模塑封帽的厚度必须可以覆盖整个片芯以及片芯表面的连线。

如果顶层封装的焊球节距从0.65mm缩小到0.5mm，在所要求的0.22mm的模塑封帽高度限制下，实现引线键合器件的塑封将会很具挑战性。

芯片边缘处引线键合所要求的键合壳层或区域，同样也会成为限制封装尺寸降低的障碍。

尽管像叠层芯片或面向中端移动市场的应用，可能会继续使用引线键合TCMG型底层封装，但大部分的未来应用将会转向使用倒装芯片技术以进一步缩小封装尺寸、降低顶层封装焊球节距，并提高封装的密度和性能。

采用倒装芯片的底层封装

在底层封装中使用倒装芯片技术，对应的开发及引入方式可以分为两类，分别是裸片型和模塑型。

裸片型倒装芯片底层封装在本质上类似于薄而小的倒装芯片BGA。

目前最“称意”的PoP尺寸不要超过14×

14mm，最好是12×

12mm，而且封装间焊球节距为0.5mm。

裸片型封装已得到充分开发，并用于大批量生产。

为了实现这种应用，倒装芯片器件的组装高度必须大约为0.18mm。

这可以通过将倒装芯片器件厚度减薄到0.10mm来实现，这在目前的加工能力下没有任何问题的。

一个主要的问题是如何在回流过程中控制封装体翘曲变形的程度。

在表面贴装（SMT）过程中，首先将底层封装放置在PCB板丝网印刷的焊膏之上，接着顶层封装沾取助焊剂并放置在底层封装上，之后两个封装在回流炉中同时实现与PCB（还包括PCB上组装的其他所有组件）的回流。

目前量产的所有PoP都使用无铅焊球，回流最高温度可以达到260º

C，而且在炉子中没有氮气保护。

对应SMT工艺需要具有足够高的鲁棒能，以保证非常低的每百万单位缺陷数目（DPM），提高成品率水平，因而需要严格控制回流操作中PoP的翘曲变形程度，以获得最高的成品率。

对于0.5mm的封装焊球节距，希望回流过程中所有封装的翘曲变形不超过0.06mm。

这一目标可以通过选择合适的衬底厚度和内核基板材料来实现，特别是对于12×

12mm的芯片来说更是如此。

而对于14×

14mm的芯片，这变得比较困难，但可以通过使用低热膨胀系数（CTE）的衬底内核材料来实现。

衬底材料供应商已经开始相应动作，为满足这些要求推出低CTE叠层衬底材料。

大尺寸解决方案

顶层封装体采用0.5mm焊球节距，其尺寸逐渐超过12×

12mm，而且顶层焊球节距正逐步缩小到0.4mm（图3），在这样的趋势下，模塑型底层PoP逐渐得以应用。

模塑型底层PoP也可以实现芯片叠层，包括将引线键合器件叠层在倒装芯片上等情况。

模塑型底层PoP以阵列的形式进行模塑处理，并类似传统小节距球栅阵列（FBGA）封装被切割分离，对应EMC能够扩展到封装边缘，有助于控制封装的翘曲变形程度。

图3.存在多种窄互连节距PoP解决方案，包括裸片型倒装芯片方案、采用机械切割的模塑方案以及采用激光打孔的模塑方案。

一个显而易见的问题是如何暴露出顶层边缘的焊盘，这样才能通过焊球与顶层封装的互连。

目前开发了两种方法实现这一目标，分别是机械切割和激光烧蚀。

使用机械切割的方式，去除模塑之前，底层封装上表面边缘焊球上覆盖的EMC材料。

这样封装边缘的EMC厚度会被降低，达到使焊球暴露以满足顶层封装回流的要求。

必须严格控制边缘位置处EMC材料的高度或厚度，因为这会影响焊球的暴露直径、暴露焊料量以及回流后与顶层封装的焊料融合质量。

这种类型的底层PoP已经被开发出来，但还没有广泛应用于生产。

使用激光烧蚀暴露封装上表面边缘焊球方法，在底层PoP中正获得越来越多的关注。

激光烧蚀或激光钻孔已经在封装衬底制造中获得了广泛应用，而目前这一技术又被用于在底层封装上制作EMC通孔。

同样地，控制通孔制作对SMT过程中可以无缺陷地从顶至底完成PoP回流至关重要。

通孔与焊球的对准精度、模塑帽上部的外孔直径（OHD）和暴露焊球的内孔直径都必须进行优化并严格控制。

目前已经在0.5mm封装间焊球节距和很多大尺寸（样品尺寸）SMT试验中显示了所需加工能力，正在进行板级可靠性研究来探索可接受的DPM水平。

对于这种激光通孔型底层封装，0.4mm的封装焊球节距正在开发中。

对于0.4mm的封装互连焊球节距，翘曲变形必须控制在0.05mm以下。

激光通孔模塑技术与低CTE衬底配合的方案已在开发阶段。

可以考虑使用裸片倒装芯片底层PoP，但为了适应0.4mm封装接口节距所需的更小封装间距，倒装芯片器件将会需要被减薄到约0.06mm，这样对应的组装高度约为0.13mm。

对于这么薄的裸片倒装芯片器件，如何操作和测试都将是棘手的问题。

然而，裸片倒装芯片PoP对应着最低的组装成本。

0.4mmPoP接口节距的关注热点在于选择激光通孔的类型。

一般认为，通过开发和使用倒装芯片模塑底部填充（MUF）以及其他低成本倒装芯片方法，可以降低这种封装的总体成本。

未来的PoP

对于小而薄PoP解决方案的需求将会继续，预计PoP将会在目前市场份额的基础上在其他低成本手机和其他消费设备中得以应用。

为满足这些需求，正在开发使用更小PoP互连节距的更薄PoP解决方案（图4）。

使用与硅器件本身性质更加匹配的材料以降低翘曲变形，这种更薄的高密度衬底技术也在评估过程中。

甚至使用包含穿透硅通孔（TSV）的硅基衬底方案以实现超薄PoP叠层也在考虑范围内。

TSV可以实现高密度薄型存储器叠层，在不远的将会有可能会在顶层PoP存储器叠层中得以使用。

目前已经开发出扇入型PoP技术，实现高密度小节距封装间互连（已经可以实现0.4mm的顶层封装节距）。

图4.未来的PoP解决方案将会实现更高互连密度、更薄体积的叠层。

下一代三维扇出型圆片级封装（FOWLP）技术，也就是被广泛称作嵌入性圆片级BGA（eELB）的封装技术，可以实现超薄PoP模块，正受到越来越多的关注。

这种eWLB封装，在封装的双面使用再布线层，并使用通孔穿透封装边缘处塑料扇出区域，可以实现约0.25mm的封装体厚度，在封装体内可以并排放置多个芯片，而且可以实现节距小于0.4mm的高密度封装接口，从而可以允许小于0.15mm的封装间隙。

使用这种技术，可以实现高度低于1.0mm、尺寸小于12×

12mm的封装体积。

PoP的底部填充点胶工艺 

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随着封装尺寸的减小，移动电子产品的性能不断得到扩展，从而使堆叠封装（PoP）器件在当今的消费类产品中获得了日益广泛的应用。

为了使封装获得更高的机械可靠性，需要对多层堆叠封装进行底部填充、角部粘接（cornerbond）或边部粘接。

相对于标准的CSP/BGA工艺，堆叠工艺由于需要对多层封装同时进行点胶操作，因此将面对更多的挑战。

PoP底部填充在设计时应考虑到由于封装高度的增加，使得需要填充的边角总面积略有增大，但同