数字电子技术基础复习题概念题.docx
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数字电子技术基础复习题概念题
1.处理的电子电路是数字电路。
（a）交流电压信号（b）时间和幅值上离散的信号
（c）时间和幅值上连续变化的信号（d）无法确定
2.用不同数制的数字来表示2004，位数最少的是。
（a）二进制（b）八进制（c）十进制（d）十六进制
3.最常用的BCD码是。
（a）5421码（b）8421码（c）余3码（d）循环码
4.格雷码的优点是。
（a）代码短（b）记忆方便（c）两组相邻代码之间只有一位不同（d）同时具备以上三者
5.两个开关控制一盏灯，只有两个开关都闭合时灯才不亮，则该电路的逻辑关系是。
（a）与非（b）或非（c）同或（d）异或
6.已知F=ABC+CD，选出下列可以肯定使F=0的取值
（a）ABC=011（b）BC=11（c）CD=10（d）BCD=111
7.2004个1连续异或的结果是。
（a）0（b）1（c）不唯一（d）逻辑概念错误
1.5的5421BCD码是。
2.逻辑表达式中，异或的符号是，同或的符号是。
3.逻辑函数常用的表示方法有、、和。
4.用代数法化简逻辑函数需要一定的和，不容易确定化简结果是否是。
5.用卡诺图化简逻辑函数，化简结果一般是最简式。
1.实体（ENTITY）描述一个设计单元的的信息。
（a）行为、元件及连接关系（b）元件、子程序、公用数据类型
（c）名称和端口的引脚等（d）可编译的设计单元
2.结构体（ARCHITECTURE）用于描述设计单元的。
（a）行为、元件及连接关系（b）元件、子程序、公用数据类型
（c）名称和端口的引脚等（d）可编译的设计单元
3.在VHDL语言中，ARCHITECTURE中的语句都是执行的语句。
（a）顺序（b）并行（c）即可顺序也可并行（d）无法确定
4.在VHDL程序设计中，下面4个部分，不是可编译的源设计单元。
（a）ARCHITECTURE（b）ENTITY（c）PROCESS（d）PACKAGE
5.在VHDL程序中，以下4个部分，可以有顺序执行语句。
（a）结构体（ARCHITECTURE）（b）进程（PROCESS）中的关键词BEGIN前（c）进程（PROCESS）中的关键词BEGIN后（d）程序包（PACKAGE）
6.结构体中的变量应在VHDL程序中部分给予说明。
（a）结构体对应的实体的端口表中（b）结构体中关键词BEGIN前（c）结构体中关键词BEGIN后（d）程序包（PACKAGE）
7.VHDL中的各种逻辑运算中，运算符的优先级别最高。
（a）AND（b）OR（c）XOR（d）NOT
8.在VHDL语言中，不同类型的数据是的。
（a）可以进行运算和直接代入（b）不能进行运算和直接代入
（c）不能进行运算但可以直接代入（d）可以进行运算但不能直接代入
9.在VHDL语言中，信号赋值语句使用的代入符是。
（a）=（b）:
=（c）＜=（d）==
10.在VHDL语言中，变量的赋值符是。
（a）=（b）:
=（c）＜=（d）==
1.两种复合数据类型是和。
2.进程启动、触发的条件是发生变化。
3.进程的语句是执行的。
4.要使用VHDL的程序包时，要用语句说明。
5.能与逻辑电路图中的器件一一对应的VHDL描述方式是。
1.简述VHDL语言的主要优点。
答：
VHDL语言的主要优点是：
（1）覆盖面广，描述能力强，是一个多层次的硬件描述语言；
（2）可读性好，既能够被计算机接受，也容易被人理解；（3）生命期长，它的硬件描述与工艺技术无关，不会因工艺变化而过时；（4）支持大规模设计的分解和已有设计再利用，有利于由多人或多项目组来共同完成一个大规模设计；（5）已成为IEEE承认的一个工业标准，成为一种通用的硬件描述语言。
2.判断如下VHDL的操作是否正确，如不正确，请改正。
字符a和b的数据类型是BIT，c是INTEGER，执行c＜=a+b。
答：
操作不正确，应把a和b的数据类型改为INTEGER。
3.一个VHDL模块是否必须有一个实体和一个结构体？
是否可以有多个实体和结构体？
简述它们的作用。
答：
一个VHDL模块必须有一个实体，可以有一个或多个结构体。
实体描述一个设计单元的外部接口以及连接信号的类型和方向；结构体描述设计单元内部的行为，元件及连接关系，结构体定义出了实体的功能。
一.选择填空题
1.标准TTL门开门电平Uon之值为。
（a）0.3V（b）0.7V（c）1.4V（d）2V
2.TTL与非门输出高电平的参数规范值是。
（a）Uoh≥1.4V（b）Uoh≥2.4V（c）Uoh≥3.3V（d）Uoh=3.6V
3.TTL与非门输出低电平的参数规范值是。
（a）Uol≤0.3V（b）Uol≥0.3V（c）Uol≤0.4V（d）Uol=0.8V
4.TTL与非门阈值电压UT的典型值是。
（a）0.4V（b）1.4V（c）2V（d）2.4V
5.TTL与非门输入短路电流IIS的参数规范值是。
（a）20μA（b）40μA（c）1.6mA（d）16mA
6.TTL与非门高电平输入电流IIH的参数规范值是。
（a）20μA（b）40μA（c）1.6mA（d）16mA
7.TTL与非门低电平输出电流IOL的参数规范值是。
（a）20μA（b）40μA（c）1.6mA（d）16mA
8.TTL与非门高电平输出电流IOH的参数规范值是。
（a）200μA（b）400μA（c）800μA（d）1000μA
9.某集成电路封装内集成有4个与非门，它们输出全为高电平时，测得5V电源端的电流为8mA，输出全为0时，测得5V电源端的电流为16mA，该TTL与非门的功耗为mW。
（a）30（b）20（c）15（d）10
10.TTL电路中，能实现“线与”逻辑。
（a）异或门（b）OC门（c）TS门（d）与或非门
二、填空题（请在空格中填上合适的词语，将题中的论述补充完整）
1.二极管最重要的特性是。
2.逻辑电路中，电平接近于零时称为，电平接近Vcc时称为。
3.数字电路中，三极管工作于状态。
4.三极管进入饱和后，若继续增加IB，集电极电流IC。
5.在三极管c、b极间并接，可提高三极管开关速度。
试分析TTL非门输入端接法如下时，相当于接什么电平？
（1）（a）接地；（b）接低于0.8V的电压；（c）接另一TTL电路的输出低平（0.3V）。
（2）（a）悬空；（b）接高于2V的电压；（c）接另一TTL电路的输出高电平（3.6V）。
解：
（
（1）（a）、（b）、（c）中的输入均小于TTL门的关门电平Uoff（UIILmax=0.8V），因此，相当于接低电平。
（2）（a）输入端悬空，相当于入端对地接无穷大电阻，它远大于开门电阻RON，TTL门输入悬空，相当于接高电平；（b）、（c）中的输入电压大于或等于TTL门的开门电平Uon（UIHmin=2V），因此，相当于接高电平。
设计一个发光二极管（LED）驱动电路，设LED的参数为UF=2.2V，ID=10mA；若Vcc=5V，且当LED发亮时，电路的输出为低电平，选择集成门电路的型号，并画出电路图。
解：
根据题意，可画电路图
（1）决定限流电阻R之值（取UOL=0.4V）
R=
=
×103Ω=240Ω
（2）选用门电路的型号：
由于电路输出为低电平时LED发光，要求所选门电路的IOLmax≥ID=10mA，可选74系列TTL门7404非门。
一.选择填空题
1.10-4线优先编码器允许同时输入路编码信号。
（a）1（b）9（c）10（d）多
2.74LS138有个译码输入端和个译码输出端。
（a）1（b）3（c）8（d）无法确定
3.利用2个74LS138和1个非门，可以扩展得到1个线译码器。
（a）2-4（b）3-8（c）4-16（d）无法确定
4.用原码输出的译码器实现多输出逻辑函数，需要增加若干个。
（a）非门（b）与非门（c）或门（d）或非门
5.七段译码器74LS138的输入是4位，输出是。
（a）二进制码（b）七段码（c）七段反码（d）BCD码
6.多路数据选择器MUX的输入信号可以是。
（a）数字信号（b）模拟信号（c）数模混合信号（d）数字和模拟信号
7.与4位串行进位加法器比较，使用超前进位全加器的目的是。
（a）完成自动加法进位（b）完成4位加法（c）提高运算速度（d）完成4位串行加法
8.功能块电路内部一般是由组成。
（a）单片MSI（b）多片MSI（c）各种门电路（d）无法确定
9.某逻辑电路由一个功能块电路组成，整体电路的逻辑功能与这个功能块原来的逻辑功能。
（a）一定相同（b）一定不同（c）不一定相同（d）无法确定
二、填空题（请在空格中填上合适的词语，将题中的论述补充完整）
1.所谓组合逻辑电路是指：
在任何时刻，逻辑电路的输出状态只取决于电路各的组合，而与电路无关。
2.在分析门级组合电路时，一般需要先从写出逻辑函数式。
3.在设计门级组合电路时，一般需要根据设计要求列出，再写出逻辑函数式。
4.要扩展得到1个6-64线译码器，需要个74LS138。
5.基本译码电路除了完成译码功能外，还能实现和功能。
试用译码器设计1位二进制数全减运算电路。
解：
本题的目的是练习用译码器实现多输出逻辑电路。
（1）规定逻辑变量
设输入逻辑变量Ai为被减数、Bi为减数、Ci-1为低位的借位，输出逻辑函数Si为差、Ci为本级的借位输出信号。
根据设计要求写出逻辑真值表。
（2）设计电路
由于本设计有Ai、Bi和Ci-1共3个输入量，故选用3-8线译码器实现电器最为简便。
首先将输出逻辑表达式写为最小项和的形式
Si=
Ci=
选用3-8线译码器74LS138和双4输入与非门74LS20实现的逻辑电路设计见图，将Ai、Bi、Ci-1接译码器的输入A2A1A0，74LS138的输出为低电平有效，故在输出端接与非门。
试设计一个码制转换电路。
K为控制信号，K=0时，输入DCBA为8421码，输出L3L2L1L0为循环码。
K=1时，输入为循环码，输出S3S2S1S0为8421码。
解：
（1）规定逻辑变量和列代码转换表
当控制量K=0时，输入DCBA为8421码，输出L3L2L1L0为循环码；当控制量K=1时，输入DCBA为循环码，输出S3S2S1S0为8421码。
列出代码转换表。
（2）电路设计
分析上述逻辑关系，电路可用2个功能电路实现。
其一为最小项产生电路，用4-16线译码器74154实现较为方便；另一为控制、输出电路，在控制信号K作用下，输出不同的码制，选用SSI器件实现。
将输入输出逻辑式用译码器的逻辑函数形式写出。
表和公式略
简述用译码器或多路选择器实现组合逻辑电路的不同之处。
答：
不同器件都各具特点，如译码电路除具有译码功能外，还可实现多输出逻辑函数的电路功能以及作为多路分配电路使用；多路选择器可实现单输出逻辑函数功能电路，还可将并行数据转换为串行输出。
根据什么判断简单电路中的险象存在？
答：
方法如下：
（1）代数法。
代数法是通过电路的逻辑表达式来检查电路中是否存在险象的方法。
对于n个变量的逻辑表达式L=f（X1,X2…，Xn），当任选其中n-1个输入变量之值为0或1，使表达式仅为某一单变量X的函数，并可写为L=XX或L=X+X的形式时，可判定险象存在。
（2）卡诺图法。
在卡诺图中，某两项所对应的包围圈存在相邻而不相交的关系，则可判断逻辑电路中存在险象。
一.选择填空题
1.两个与非门构成的基本RS触发器，当Q=1、Q=0时，两个输入信号R=1和S=1。
触发器的输出Q会。
（a）变为0（b）保持1不变（c）保持0不变（d）无法确定
2.同步RS触发器的两个输入信号RS为00，要使它的输出从0变成1，它的RS应为。
（a）00（b）01（c）10（d）11
3.基本RS触发器的输入直接控制其输出状态，所以它不能被称
为触发器。
（a）直接置1、清0（b）直接置位、复位（c）同步（d）异步
4.如果把D触发器的输出Q反馈连接到输入D，则输出Q的脉冲波形的频率为CP脉冲频率f的。
（a）二倍频（b）不变（c）四分频（d）二分频
5.某触发器的2个输入X1、X2和输出Q的波形如图所示，试判断它是触发器。
（a）基本RS（b）JK（c）RS（d）D
6.要使JK触发器的输出Q从1就成0，它的输入信号JK就为。
（a）00（b）01（c）10（d）无法确定
7.如果把触发器的JK输入端接到一起，该触发器就转换成触发器。
（a）D（b）T（c）RS（d）T′
8.如果触发器的次态仅取决于CP时输入信号的状态，就可以克服空翻。
（a）上升（下降）沿（b）高电平（c）低电平（d）无法确定
二、填空题（请在空格中填上合适的词语，将题中的论述补充完整）
1.JK触发器的特性方程为。
2.同步触发器在一个CP脉冲高电平期间发生多次翻转，称为。
3.在时钟脉冲CP=1期间，主从JK触发器中主触发器状态只能变化一次的现象被称为。
4.维持阻塞D触发器的状态由CP上升沿D的状态决定，所以它是。
5.教材中介绍了两种可防止空翻的触发器是和。
6.利用串行输入、并行输出的移位寄存器可以方便的实现。
什么是触发器的不定状态，如何避免不定状态的出现？
答：
基本RS触发器中，当R=0、S=0时，触发器两个输出都为1，不再是互补关系，且在输入低电平信号同时变为高电平后，触发器的状态不能确定。
此时称为触发器的不定状态。
在正常工作时，不允许输入端R和S同时为0，即要求输入信号遵守R+S=1的约束条件。
可通过控制R、S输入信号或选用其他无约束条件的触发器。
什么是触发器的空翻现象，如何避免空翻？
答：
同步触发器在CP=1期间，输入信号都能影响触发器的输出状态。
这种触发方式（称电平触发方式）中，在一个CP脉冲期间触发器发生两次或两次以上翻转的现象称为空翻。
在数字电路中，为保证电路稳定可靠地工作，要求一个CP脉冲期间，触发器只能动作一次。
为防止空翻，须对CP持续时间有严格规定或对电路结构进行改进，如采用主从结构触发器或边沿D触发器等可克服空翻。
一.选择填空题
1.欲增加集成单稳电路的延迟时间tw，可以。
（a）提高Vcc（b）降低Vcc（c）增大CX（d）减小RX
2.为了检测周期性复现的脉冲列中是否丢失脉冲或停止输出脉冲，可用电路。
（a）可重触发单稳（b）单触发单稳（c）施密特触发器（d）555定时器
3.顺序加工控制系统的控制时序可用电路实现。
（a）施密特触发器（b）单稳态触发器（c）多谐振荡器（d）集成定时器
4.在环形振荡器中，为了降低振荡频率，通常在环形通道中串入。
（a）更多非门（b）电感L（c）RC环节（d）大容量电容
5.门电路与RC元件构成的多谐振荡器电路中，随着电容C充电、放电，受控门的输入电压u1随之上升、下降，当u1达到时，电路状态迅速跃变。
（a）Uoff（b）UT（c）Uon（d）UOH
6.在对频率稳定性要求高的场合，普遍采用振荡器。
（a）双门RC（b）三门RC环形（c）555构成（d）石英晶体
7.555集成定时器构成的施密特触发器，当电源电压为15V时，其回差电压△UT值为。
（a）15V（b）10V（c）5V（d）2.5V
8.555集成定时器构成的单稳态触发器，其暂态时间tw=。
（a）0.7RC（b）RC（c）1.1RC（d）1.4RC
9.改变之值不会影响555构成单稳态触发器的定时时间tw。
（a）电阻R（b）电容C（c）C-U端电位（d）电源Vcc
10.改变值，不会改变555构成的多谐振荡器电路的振荡频率。
（a）电源Vcc（b）电阻R1（c）电阻R2（d）GND
二、填空题（请在空格中填上合适的词语，将题中的论述补充完整）
1.根据制作工艺的不同，集成施密特触发器可分为和两大类。
2.要消除脉冲顶部和底部的干扰信号，可用电路。
3.电路能把幅度满足要求的不规则波形变换成前后沿陡峭的矩形波。
4.TTL与非门构成的微分单稳电路中，若出现tw1＞tw时，可采用电路解决。
5.TTL集成单稳态电路中，定时元件RX取值范围为，CX取值范围为，暂稳时间tw的范围为。
6.CMOS精密单稳中，定时元件RX、CX可在范围选择，定时时间tw的范围为。
7.门电路和定时元件RC构成的振荡电路中，随着电容C的充电、放电，是路不停地在两个态之间转换，产生波。
8.RC振荡器的频率稳定性仅为，而石英晶体振荡器的频率稳定性可达。
试用集成定时器555设计一个100HZ，占空比为60%的方波发生器。
解：
T0=t1+t2=0.7
+0.7
=0.7（R1+2R2）C=
=0.01s
占空比q=
=
=
=0.6
由①得70（R1+2R2）C=ls③
由②得R2=2R1④
取C=1μF，再将④代入③得R1=2.86kΩ，R2=5.72kΩ。
一.选择填空题
1.从电路结构上看，时序电路必须含有。
（a）门电路（b）存储电路（c）RC电路（d）译码电路
2.下面描述同一逻辑电路内、外输入输出逻辑关系的方程中，表明该电路为时序逻辑电路。
（a）Z（tn）=F[X（tn）,Q（tn）]（b）W（tn）=H[X（tn）,Q（tn）]
（c）Q（tn+1）=G[W（tn）,Q（tn）]（d）Y（tn）=G[X（tn）,Q（tn）]
3.时序电路的逻辑功能不能单由来描述。
（a）时钟方程（b）状态方程（c）状态转换表（d）状态转换图
4.每经十个CP脉冲状态循环一次的计数电路，知其有效状态中的最大数为1100，则欠妥的描述是。
（a）模10计数器（b）计数容量为10（c）十进制计数器（d）十二进制计数器
5.欲把36kHz的脉冲信号变为1Hz的脉冲信号，若采用十进制集成计数器，则各级的分频系数为。
（a）（3，6，10，10，10）（b）（4，9，10，10，10）
（c）（3，12，10，10，10）（d）（6，3，10，10，10）
6.用集成计数器设计n进制计数器时，不宜采用方法。
（a）置最小数（b）反馈复位（c）反馈预置（d）时钟禁止
7.欲把一脉冲信号延迟8个TCP后输出，宜采用电路。
（a）计数器（b）分频器（c）移位寄存器（d）脉冲发生器
8.欲把并行数据转换成串行数据，可用。
（a）计数器（b）分频器（c）移位寄存器（d）脉冲发生器
二、填空题（请在空格中填上合适的词语，将题中的论述补充完整）
1.全同步集成计数器是指除构成计数器的所有触发器公司同一CP源外，其他任何操作都必须借助于的计数器。
2.用集成计数器实现任意进制时，采用控制计数循环的方法实现的电路工作较为可靠。
3.用控制计数循环的方法实现任意进制计数电路时存在瞬态。
4.X进制计数电路中，若所有Q同时输出，则为功能；若仅由最高位输出，则为功能。
5.的计数器称为可逆计数器。
6.首尾相连的n位移位寄存器被称为寄存器，其工作循环的独立状态数为。
7.n位移位寄存器最高位Qn-1取非后再反馈到串行数据输入DSR，被称为寄存器，其工作循环的独立状态数为。
8.顺序脉冲分配器分为型和型。
现有异步十进制加法集成计数器74290，要求
（1）试用74290设计5421码十进制计数器；
（2）列出计数器态序表；
（3）画出各Q的波形图。
解：
本题的目的是让学习者了解74290构成十进制计数器的另一种方法，了解5421BCD码，认识其计数态序表和工作波形图。
（1）只要将外CP送入74290的CP1，而将Q3接到CP0，即可构成5421BCD计数器，电路逻辑图如图。
此时，其输出高低位顺序与前不同，为Q0Q3Q2Q1，如外端子标注Q3Q2Q1Q0。
（2）计数态序表
CP
Q3Q2Q1Q0
0
1
2
3
4
5
6
7
8
9
0000
0001
0010
0011
0100
1000
1001
1010
1011
1100
（3）5421BCD计数器的波形如图。
试用同步十进制集成计数器74160设计同步六十进制计数器。
解：
本题的目的是为了进一步练习用M进制集成计数器增模设计N＞M的任意进制计数器时，级间连接（控制）方式。
（1）N=60=6×10=N2×N；
（2）LD2=Q6Q4CO1，D6D5D4=S0=000，（N1=10，自然完成十进制，无需控制）。
（3）画逻辑图
一.选择填空题
1.半导体存储器可分为和两大类。
（a）RAM（b）DRAM（c）ROM（d）EPROM
2.随机存储器可分为和两大类。
（a）SRAM（b）ROM（c）DRAM（d）EPROM
3.小容量RAM内部存储矩囝的字数与外部地址线数n的关系一般为。
（a）2n（b）22n（c）＞22n（d）＜2n
4.采用双地址译码且分时送入行和列地址信号DRAM内部存储矩阵的字数与外部地址线数n的关系一般为。
（a）2n（b）22n（c）＞22n（d）＜2n
5.用1M×4的DRAM芯片通过扩展可以获得4M×8的存储器。
（a）位（b）字（c）复合（d）位或字
6.27系列EPROM存储的数据是可擦除的。
（a）不（b）电（c）紫外线（d）融断器
7.采用浮栅技术的EPROM中存储的数据是可擦除的。
（a）不（b）紫外线（c）电（d）高压电
8.电可擦除的PROM器件是。
（a）EPROM（b）E2PROM（c）PLA（d）PAL
9.ROM可以用来存储程序、表格和大量固定数据，但它不可以用来实现。
（a）代码转换（b）逻辑函数（c）乘法运算（d）计数器
10.若停电数分钟后恢复供电，中的信息能够保持不变。
（a）RAM（b）COMP（c）ROM（d）MUX
二、填空题（请在空格中填上合适的词语，将题中的论述补充完整）
1.PLA、PAL和GAL这一类半定制芯片称为逻辑器件。
2.PROM实质上是一种可编程逻辑器件，因此可用阵列图来描述它。
它的与阵列（地址译码器）是的，它的或阵列是的。
3.PAL是一种阵列型的低密度可编程逻辑器件，它的与阵列
是的，它的或阵列是的。
4.GAL与PAL的最大区别是：
它的每一个输出端上都有一个。
5.GAL采用技术，因此无需紫外线照射即可随时进行修改逻辑。
6.已学过的2种高密度可编程逻辑器件是和。
7.具有硬件加密功能的高密度可编程逻辑器件是。
8.基于SRAM结构的高密度可编程逻辑器件是。
9.一旦断电，就会丢失所有的逻辑功能的高密度可编程逻辑器件是。
10.现代数字系统设计一般采用的模块化设计方法。
存储容量为512×4、8K×8和256K×1的SRAM各有多少根外部地址线和数据线？
解：
本题的目的是搞清RA
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