Xilinx Notes.docx

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7SeriesFPGAsOverview

参考ds180_7Series_Overview.pdf。

1.GeneralDescription

7系列包括Artix7、Kintex7和Virtex7。

其中Artix7面向较低端应用，功耗低，价格低，封装小；Kintex7面向中端应用，性价比更高，性能约比Artix7提高2倍；Virtex7面向高端应用。

采用28nm工艺。

2.Summaryof7SeriesFPGAFeatures

lReal6-inputlook-uptable（LUT）technologyconfigurableasdistributedmemory.

lSelectIOtechnologywithsupportforDDR3interfacesupto1866Mb/s.

l600Mb/sto6.6Gb/supto28.05Gb/s.

l包括一个用户可配置的ADC（双12位，1MSPS的ADC），芯片内部集成热和电源传感器。

lDSPsliceswith25×18multiplier,48-bitaccumulator,andpre-adder.

lPowerfulclockmanagementtiles（CMT）,combiningphase-lockedloop（PLL）andmixed-modeclockmanager（MMCM）blocksforhighprecisionandlowjitter.

l支持PCIe的endpoint和rootport，支持gen3。

l1.0V核电压，当需要达到更低的功耗时，可配置0.9V核电压。

3.CLBs,Slices,andLUTs

7系列的FPGA可将任意一个查找表配置为6输入查找表（64bitROM），或配置为2个

5输入查找表（32bit ROM）。

这两个5输入查找表共享地址和逻辑输入，每个查找表的输出有一个可选寄存器。

4个6输入LUT，8个寄存器以及相应的乘法器、算数进位逻辑组成一个slice，2个

slice组成一个CLB。

4.ClockManagement

7系列FPGA最多有24个CMT（clockmanagementtiles），每个CMT包含一个MMCM（mixed-mode clock manager）和一个PLL。

具体可参考ug472_7Series_Clocking.pdf。

4.1Mixed-ModeClockManagerandPLL

MMCM和PLL共享很多相同的特性。

D、M和O是3个重要参数。

D为前分频，M为倍频，O为奇偶分频（？

）。

这些参数也可以通过DRP（DynamicReconfigurationPort）配置。

PLL输出时钟数为6，MMCM为7。

4.2MMCMAdditionalProgrammableFeatures

MMCM可实现小数倍频和分频。

4.3ClockDistribution

通过6中不同类型的时钟线（BUFG,BUFR,BUFIO,BUFH,BUFMR,andthehigh-performanceclock）满足3中不同应用目的：

高扇出、低传输延时和极低的偏斜。

时钟可分为3类，全局时钟、局部时钟和I/O时钟。

I/O时钟areespeciallyfast，且只能用于I/O逻辑和SERDES。

7系列芯片中，MMCM输出可与I/O直连，提供低抖动、高性能接口。

5.BlockRAM

BlockRAM的关键特性如下。

l双端口36KbRAM，端口宽度可达72

l可编程FIFO逻辑

l内置errorcorrectioncircuitry

7系列FPGA有50到1880个blockram。

只是使用FIFOcontroller时，FIFO的读写端口的宽度必须一致。

6.DigitalSignalProcessing-DSPSlice

DSP的主要特点如下。

l25×18的二进制补码乘法器，48位的累加器

lPre-adder

l可选的pipelining、ALU，以及专用的级联总线

Pre-adder可改善资源利用率非常高的设计，降低DSPslice数量达50%。

DSP具有48bit的patterndetector，用于convergent或者symmetricrounding。

也可用于实现96bit宽的逻辑功能。

DSPslice提供pipelining和extensioncapabilities，可提高除了DSP之外的许多应用的速度和效率。

如宽动态总线移位、存储器地址生成、宽总线多路选择器和memory-mappedI/Oregisterfiles。

7.Input/Output

主要特性。

l支持1866Mb/sDDR3

l内置高频解耦电容，提高信号完整性

l在低功耗和高速I/O应用中，具有可三态的DCI

I/O分为HP和HR。

HR支持1.2到3.3V，HP支持1.2到1.8V。

每个bank有2个VREF

管脚。

7.1I/OElectricalCharacteristics

7.2I/OLogic

7.2.1InputandOutputDelay

所有输入输出支持DDR。

所有输入和部分输出支持独立的延时调整，步进78ps或

52ps，最大延时数32。

通过IDELAY和ODELAY设置。

延时数可在使用过程中增减。

7.2.2ISERDESandOSERDES

每个I/O管脚具有8bit IOSERDES，可进行串并和并串转换。

通过级联两个相邻的IOSERDES管脚（默认为差分管脚），可实现10和14bit的转换。

8.Low-PowerGigabitTransceivers

9.IntegratedInterfaceBlocksforPCIExpressDesigns

兼容PCIe2.1和3.0标准（不同family可能不同），支持Endpoint和root port，支持Gen8（8Gb/s）。

10.Configuration

介绍了集中配置方式，以及加密、回读和部分可重配置等内容。

配置方式支持SPI和BPI。

部分可重配置在不影响其他功能运行的情况下，对部分功能进行重配置。

11.XADC（Analog-to-DigitalConverter）

内置两个12bit的1MSPS的ADC，同时内置温度传感器和电源传感器，通过JTAG可以访问ADC。

通过芯片内部的模拟多路器可支持17路模拟输入。

未使用该XADC时，其默认输出为芯片内部传感器的数值，通过JTAG可在任何时候读

取该数值。

用户可以设置温度上限，以实现高温情况下的自动powerdown。

7SeriesFPGAsConfiguration

参考ug470_7Series_Config.pdf。

1.ConfigurationOverview

1.1Overview

主要配置方式有。

lMaster-Serial

lAlave-Serial

lMasterSelectMap（parallel）configurationmode（×8and×16）

lSlaveSelectMap（parallel）configurationmode（×8,×16and×32）

lJTAG/boundary-scan

lMasterSerialPeripheralInterface（SPI）flashconfigurationmode（×1,×2and×4）

lMasterBytePeripheralInterface（BPI）flashconfigurationmode（×8and×16）

通过M[2:

0]选择，其管脚通过1k以上的电阻上拉或下拉，或直接接地或VCCO。

在Master和Slave模式下，配置时钟（CCLK）的方向不同。

Master模式下，FPGA通过驱动该管脚；Slave模式下，该管脚为输入。

1.2 7SeriesFPGAsConfigurationDifferencesfromPreviousFPGAGenerations

比如在Master SPI模式下，允许使用时钟下降沿同步数据、支持128Mb以上的flash

等等。

7系列芯片支持1.8、2.5和3.3V的配置接口。

配置接口包括bank0的JTAG管脚，

bank0的专用配置管脚，bank14和bank15的相关配置管脚。

需遵循以下规则。

Configurationbankvoltageselectpin（CFGBVS）必须根据bank0的电压置高或置低。

CFGBVS为低时，bank0的I/O为1.8V，VCCO_0和该bank的信号必须等于或低于1.8V。

Bank14和Bank15的配置管脚的电压由对应bank的VCCO决定，所以如果使用了这两个

bank上的pin，则他们的VCCO必须和VCCO_0一致。

1.3DesignConsideration

1.3.1ConfigurationBitstreamLengths

每种型号的FPGA的bitstream的长度是固定的。

Table 1-1列出了不同器件对应的

bitstream的长度。

1.3.2FPGAConfigurationDataSource

可以由FPGA从flash加载，也可以通过DSP、CPU等向FPGA下载。

也可以使用PC通过JTAG向FPGA传输。

1.3.3MasterModes

FPGA自加载的模式成为MasterMode。

CCLK由FPGA产生。

1.3.4SlaveModes

2.ConfigurationInterfaces

2.1ConfigurationPins

Table2-1给出了不同配置模式中CCLK的方向和M[2:

0]的接法。

Table2-2和Table2-3描述了配置模式管脚和他们的位置。

Table2-4给出了详细的配置管脚的定义。

CFGBVS为高（连接至VCCO_0），则bank0在配置期间工作在3.3V或2.5V；如果为低，则在配置期间工作在1.8V。

Bank0在任何7系列器件上均为HR I/O。

而bank14和15则可能是HP或HR，具体应参考ug475_7Series_Pkg_Pinout.pdf。

ug470_7Series_Config.pdf的Table2-6描述了不同配置模式下，每个bank的工作电压。

使用JTAG（Only）时，仅考虑bank0；使用SPI、serial时，仅bank0和bank14需一致。

MasterSPI可参考xapp586-spi-flash.pdf。

FPGASelectIOResources

参考ug471_7Series_SelectIO.pdf。

1.SelectIOResources

1.1Overview

第一章描述输入输出的电气行为和不同标准的接口；第二章描述输入输出寄存器，

DDR操作，输入延时（IDELAY）和输出延时（ODELAY）；第三章描述SERDES。

7系列提供两类型IOBank，分别是HP（highperformance）和HR（highrange）。

HP支持直到1.8V的IO，HR支持直到3.3V的IO。

ug471_7Series_SelectIO.pdf的Table1-1为各Bank支持的电平类型的概述。

HP和HR所支持的IO标准的详细描述可参考Table1-55；虽然LVDS一般是2.5V的，但是HP和HRBank同样支持。

1.2NewFeatures

ThememoryinterfacerelatedI/OstandardssuchasSSTLandHSTLnowsupporttheSLEWattribute,andareselectablebetweenbothFASTandSLOWedgerates.ThedefaultSLEWforallI/OstandardsisSLOW.Becausethisattributeisanewadditiontothememoryinterfacestandards,ifleftunchanged（notspecifiedintheRTL,UCFfile,orI/Oplanningsoftware）,thedefaultslewratesfortheseforthesestandardswillresultinmuchslowerslewratesthaninpreviousfamilies.Table1-56shows（amongotherfeatures）whichI/OstandardssupporttheSLEWattribute.

The7seriesFPGADCIcalibrationcircuithasimprovedtheaccuracyoftheinternalterminationresistance。

HRBank不支持DCI。

1.3SelectIOResourcesIntroduction

7系列FPGA的属性设置包括以下属性，可编程的输出驱动能力、偏斜（slew rate）、

片内阻抗控制（通过DCI）、产生内部参考电压（INTERNAL_VREF）。

每个Bank包括大约50个pin，其中每个Bank最远端的两个pin只能配置为单端。

每个IOpin均包括输入、输出和三态驱动器。

1.4SelectIOResourcesGeneralGuidelines

1.4.17SeriesFPGAI/OBankRules

每个Bank包括50IOBs。

具体请参考UG475。

1.4.2SupplyVoltagesfortheSelectIOPins

SelectIO管脚的供电电压如下。

VCCO：

primarypowersupply.可参考Table1-55.

VREF：

Single-endedI/Ostandardswithadifferentialinputbufferrequireaninputreferencevoltage（VREF）.当某I/OBank需要VREF时，该Bank的两个多功能VREF管脚必须用于VREF输入。

VREF还可以通过FPGA内部产生，通过INTERNAL_VREF进行约束。

VCCAUX：

globalauxiliarysupply。

用于为不同block之间的互连逻辑提供电源。

在I/OBank中，用于为部分输入缓冲电路供电。

如所有1.8V或低于1.8V的单端I/O标准，以及部分2.5V标准（HRBankonly）。

VCCAUX为Bank的用于差分和VREFI/O标准的差分输入缓冲电路供电。

VCCAUX_IO：

仅用于HPBanks，仅为I/O电路供电。

在“Kintex-7andVirtex-7FPGAsdatasheets”中包含一个名为“MaximumPhysicalInterfaceRateforMemoryInterfacesthatreferencesVCCAUX_IO”的表格，该表格给出VCCAUX_IO管脚在不同情况下的供电电压

（不能应用于LVDS）。

当使用存储器和高速接口时需要关注该电源。

1.5SeriesFPGADCI—OnlyavailableintheHPI/Obanks

1.5.1Introduction

DCI可以控制输出阻抗，或者在驱动端或接收端添加并行短接匹配。

需要在VRN和

VRP管脚上连接高精度电阻。

Table1-2和Table1-3列出了需要DCI的IO标准。

DCI在上电后对阻抗进行校准，通过DCIRESETprimitive可以在芯片运行过程中对DCI进行复位，重新进行阻抗校准。

在PVT变化非常大的情况下非常有用。

DCIRESET的具体内容可参考UG768：

Xilinx7SeriesFPGALibrariesGuideforHDL

Designs。

1.5.2Match_cycleConfigurationOption

在完成FPGA配置之后，可暂停FPGA的启动过程，以等待DCI完成。

1.5.3DCIUpdateModeConfigurationOption

设置DCI更新方式，即需要时更新（AsRequired）或仅上电或DCIRESET的RST有效时更新（Quiet）。

推荐使用AsRequired方式，DCIRESET原语一般不使用。

1.5.4UsingDCIwiththeMulti-functionConfigurationPins

当Bank0、Bank14和Bank15的multi-functionormulti-purpose管脚被分配了需要DCI的I/O标准，则必须使用DCIRESET，在正常使用这些管脚前进行复位。

因为AsRequired方式和Quiet方式会导致这些管脚的阻抗在不定时间内或者在断电前均处于不正常状态。

1.5.5DCICascading

在相同的HPI/Obankcolumn中，只要masterbank的VRN/VRP连接到外部参考电阻即可，slavebank的DCI阻抗控制可由masterbank控制。

其使用遵守以下规则。

lDCI级联仅在HPI/O的列（column）bank有效。

lMaster和slavebanks必须在同一列。

lMaster和slavebanks必须有同样的VCCO和VREF（如果需要VREF）。

l在同一HPI/O列bank中，不使用DCI的bank不需要遵循VCCO和VREF的限制。

关于column Banks等概念，参考UG475：

7 Series FPGAs Packaging and Pinout

Specifications。

1.5.6ControlledImpedanceDriver（SourceTermination）

将输出信号的源端阻抗调整到与参考电阻一致。

以下I/O标准支持该源端匹配，

LVDCI_15,LVDCI_18,HSLVDCI_15,HSLVDCI_18,HSUL_12_DCI,andDIFF_HSUL_12_DCI。

1.5.7ControlledImpedanceDriverwithHalfImpedance（SourceTermination）

将输出信号的源端阻抗调整到与参考电阻的1/2。

以下I/O标准支持该源端匹配，

LVDCI_DV2_15andLVDCI_DV2_18。

1.5.8Split-TerminationDCI（TheveninEquivalentTerminationtoVCCO/2）

部分I/O标准，如HSTL和SSTL，需要将输入阻抗R端接到VTT或VCCO/2。

这需要用到戴维南等效匹配。

外部参考电阻使用2R。

Table1-2为支持该端接方式的I/O标准。

对于7系列以前的芯片，上述端接需要的参考电阻是R，而不是2R。

1.5.9DCIand3-stateDCI（T_DCI）

仅双向管脚可应用T_DCI。

当输出高阻时，输入的split-termination被启用。

1.5.10DCIin7SeriesFPGAsI/OStandards

Table1-5列出了所有DCI支持的I/O标准，并介绍了正确使用DCI的步骤。

1.6UncalibratedSplitTerminationinHigh-RangeI/OBanks（IN_TERM）

HPbank通过DCI和T_DCI控制阻抗，对于HRbank，可以通过IN_TERM控制阻抗。

具体区别有，IN_TERM仅应用于输入管脚；当输出高阻时，可应用于双向管脚；使用内部电阻，不可校准，不能进行PVT补偿；可配置的戴维南等效阻抗有40、50和60。

Table1-7描述了支持IN_TERM的I/O标准。

2.7SeriesFPGASelectIOPrimitives

单端、差分输入输出缓冲器原语。

3.7SeriesFPGASelectIOAttributes/Constraints

lDCI_CASCADEConstraint

lLocationConstraints

lIOSTANDARDAttribute

lIBUF_LOW_PWRAttribute：

trade-offbetweenperformanceandpower.

lOutputSlewRateAttributes

lOutputDriveStrengthAttributes

lPULLUP/