石油大学数电实验Word文件下载.docx
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（预习时画出电路原理图，注明所用芯片型号）
4.用门电路实现“判断输入者与受血者的血型符合规定的电路”，测试其功能。
要求如下：
人类由四种基本血型：
A、B、AB、O型。
输血者与受血者的血型必须符合下述原则；
O型血可以输给任意血型的人，但O型血的人只能接受O型血；
AB型血只能输给AB型血的人，但AB血型的人能够接受所有血型的血；
A型血能给A型与AB型血的人；
而A型血的人能够接受A型与O型血；
B型血能给B型与AB型血的人，而B型血的人能够接受B型与O型血。
试设计一个检验输血者与受血者血型是否符合上述规定的逻辑电路，如果符合规定电路，输出高电平（提示：
电路只需要四个输入端，它们组成一组二进制数码，每组数码代表一对输血与受血的血型对）。
约定“00”代表“O”型
“01”代表“A”型
“10”代表“B”型
“11”代表“AB”型（预习时画出电路原理图，注明所用芯片型号）
第三次
1.用一个3线8线译码器和最少的门电路设计一个奇偶校验电路，要求当输入的四个变量中有偶数个1时输出为1，否则为0（预习时画出电路原理图，注明所用芯片型号）
2.用4选1数据选择器74ls153实现三输入变量的奇偶校验电路。
3.七段显示译码电路设计：
利用集成8421BCD译码器MC4511对输入的4位二级制数译码，并用共阴极数码管显示（预习时查出MC4511、共阴极数码管的内部结构及管脚分配，画出原理图）
第四次
1.测试JK触发器逻辑功能：
74LS112是双J-K触发器，利用实验箱上的0-1电平、高低电平指示和单脉冲测试74LS112上一个J-K触发器的逻辑功能。
自拟实验表格，记录实验结果（预习时查出74LS112的内部结构及管脚分配）
2.测试D触发器逻辑功能：
74LS74是双D触发器，利用实验箱上的0-1电平、高低电平指示和单脉冲测试74LS74上一个D触发器的逻辑功能。
自拟实验表格，记录实验结果（预习时查出74LS74的内部结构及管脚分配）
3.用D触发器和74LS138译码器实现彩灯循环电路。
要求8只彩灯，7亮一暗，且这一暗灯可以循环移动（预习时画出电路原理图）
第五次
1.用十进制计数器74LS90实现六进制计数器
2.用74LS161实现10进制计数器，并用两种方法构成6进制计数器，计数循环为0000~0101。
3.将上述两步所做成的6进制计数器和10进制计数器级连成60进制的秒计数器（预习时画出电路原理图）
第六次实验考试
题目：
1、利用Verilog描述一高电平有效的3-8译码器，并在quartus软件中进行时序仿真和功能仿真。
2、利用Verilog描述一4选1的数据选择器，并在quartus软件中进行时序仿真和功能仿真。
要求：
自学《数字电子技术基础》附录A中的内容，实验前写出程序源代码。
4选1的数据选择器
程序内容：
moduletext（A,B,C,D,S1,S0,Y）;
inputA,B,C,D,S1,S0;
outputY;
reg[1:
0]SEL;
regY;
always@（A,B,C,D,SEL）begin
SEL={S1,S0};
if（SEL==0）Y=A;
elseif（SEL==1）Y=B;
elseif（SEL==2）Y=C;
elseY=D;
end
endmodule
图1.功能仿真
图2.时序仿真
高电平有效的3-8译码器：
modulea3_8yimaqi20100620（data_in,data_out）;
input[2:
0]data_in;
output[7:
0]data_out;
reg[7:
always@（data_in）
begin
case（data_in）
3'
b000:
data_out=8'
b0000_0001;
b001:
b0000_0010;
b010:
b0000_0100;
b011:
b0000_1000;
b100:
b0001_0000;
b101:
b0010_0000;
b110:
b0100_0000;
b111:
b1000_0000;
endcase
图3.功能仿真
图4.时序仿真
3、利用Verilog语言描述一分频器使其能将50MHz的时钟信号转换为1Hz的信号，并在quartus软件中进行时序仿真和功能仿真。
4、利用Verilog语言描述一10进制计数器，并在quartus软件中进行时序仿真和功能仿真。
5、利用Verilog语言描述一共阳极的7段数码管的译码电路，并在quartus软件中进行时序仿真和功能仿真。
分频器
modulez2（clk_out,clk_in）;
outputclk_out;
inputclk_in;
integercnt=0;
regclk_out=0;
always@（negedgeclk_in）
if
（1）
begin
if（cnt==49999999）
begin
clk_out<
=!
clk_out;
cnt<
=0;
end
else
cnt<
=cnt+1;
end
十进制计数
modulez1（CP,Q）;
inputCP;
output[3:
0]Q;
reg[3:
always@（posedgeCP）
begin
if（Q<
4'
b1001）
Q<
=Q+1;
else
=4'
b0000;
end
共阳数码管
modulez3（decodeout,decodein）;
output[6:
0]decodeout;
input[3:
0]decodein;
reg[6:
always@（decodein）
case（decodein）
4'
d0:
decodeout=7'
b0000001;
d1:
b1001111;
d2:
b0010010;
d3:
b0000110;
d4:
b1001100;
d5:
b0100100;
d6:
b0100000;
d7:
b0001111;
d8:
b0000000;
d9:
b0000100;
default:
decodeout=7'
bx;
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