多功能信号发生器的设计讲解Word格式.docx
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3）通过这一部分的学习，对VHDL语言的设计方法进行进一步的学习，对其相关语言设计规范进行更深层次的掌握，能够更加熟练的做一些编程设计。
3设计过程
3.1系统顶层框图
3.1.1信号发生器结构图
由于FPGA/CPLD只能直接输出数字信号，而多功能信号发生器输出的各种波形均为模拟信号，因此设计信号发生器时，需将FPGA/CPLD输出的信号通过D/A转换电路将数字信号转换成模拟信号。
多功能信号发生器可由信号产生电路，波形选择电路和D/A转换电路构成，如下图所示：
3.1.2信号发生器的内部构成
8位数据
图1原理框图
在原理框图中，正（余）弦查找表由ROM构成，内部存有一个完整周期正（余）弦波的数字幅度信息，每个查找表的地址对应正（余）弦波幅度信号，同时输出到数模转换器（DAC）输入端，DAC输出的模拟信号经过低通滤波器（LPF），可以得到一个频谱纯净的正（余）弦波。
3.1.3系统流程图
当输入端有时钟信号输入时，各个信号发生器模块独立运行，独立存在，发出各种信号，这些信号作为数据选择器的输入信号，在数据选择器的作用下，波形切换到相应的模块输出，再通过数模转换器（D/A），将通过示波器显示出相应的波形图，其程序流程图如下图所示：
3.2设计步骤
用VHDL语言结合原理图设计实现一个函数信号发生器,输出正弦波、方波和三角波三种波形。
将频率控制、分频、三角波、正弦波、方波发生邓各个模块分别用VHDL语言编程为一个子程序,并把每一个模块转换成图形文件,然后在原理图编辑框调用这些图形模块,连接电路如上图系统顶层框图所示。
通过按键1到按键8控制频率调节f〔7...0〕,用按键6、按键7、按键8控制dlt、sin、sqr波形选通,最后把八位输出接DAC0832通过D/A转换,从示波器上就能看到波形输出。
按下不同的按键输出不同的波形及频率。
3.3系统设计
（1）数控分频器模块
在时钟的作用下，通过预置分频数DIN，来改变输出频率。
假如分频系数为N，波形存储模块存储一个周期的波形，实验里按照一个周期波形采样64个点存储在波形存储模块里。
则输出频率
（2）数据存储模块（存储波形数据）
数据存储模块主要存的是正弦波、三角波、锯齿波等一个周期的采样点。
三角波模块可设计一个可逆计数器实现，设计时设置一变量作为工作状态标志，在此变量为0时，当检测到时钟的上升沿进行加同一个数操作；
为1时，进行减同一个数操作。
DA转换采用的DA0832，输入有8个数据端，范围是0到255；
而且设置64个时钟周期为一个三角波周期，所有每次加、减为1。
锯齿波的存储数据与三角波类似。
方波可以通过交替输出全0和全1，并给以32个周期的延时来实现。
正弦波可以通过波形变换实现把
变换成
的形式进行采样，然后变换成8位二进制码，存储在波形存储器里。
（3）数据选择器模块
在波形开关的控制下，选择相应的波形输出。
可以用3个按键来控制波形选择
4代码及仿真结果
4.1各个模块的实现
4.1.1数控分频器的实现
其VHDL代码如下：
libraryieee;
useieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entityfenpinis
port（d_mode:
instd_logic_vector（3downto0）;
clk:
instd_logic;
d_out:
outstd_logic）;
endfenpin;
architecturebehavoffenpinis
signalfull:
std_logic;
begin
p_reg:
process（clk）
variablecnt8:
std_logic_vector（3downto0）;
ifclk'
eventandclk='
1'
then
ifcnt8="
1111"
cnt8:
=d_mode;
full<
='
;
elsecnt8:
=cnt8+1;
0'
endif;
endif;
endprocessp_reg;
p_div:
process（full）
variablecnt2:
iffull'
eventandfull='
cnt2:
=notcnt2;
ifcnt2='
thend_out<
;
elsed_out<
endprocessp_div;
endbehav;
频率为1MHz的分频波形图：
其生成元器件如图2所示：
图2数控分频器器件生成图
4.1.2方波的实现
产生方波，是通过交替送出全0和全1实现，每32个时钟翻转一次。
entitysquareis
port（clk,clr:
q:
outintegerrange0to255）;
endsquare;
architectureoneofsquareis
signala:
bit:
begin
process（clk,clr）
variablecnt:
integerrange0to31;
begin
ifclr='
a<
elsifclk'
ifcnt<
31then
cnt:
=cnt+1;
else
=0;
=nota;
endprocess;
process（clk,a）
ifa='
q<
=255;
endone;
其仿真波形如图3所示：
图3方波仿真图
其生成元器件如图4所示：
图4方波元器件生成图
4.1.3三角波的实现
该模块产生的三角波以64个时钟为一个周期，输出q每次加减8。
entitydeltais
port（clk,reset:
outstd_logic_vector（7downto0））;
enddelta;
architecturedelta_arcofdeltais
process（clk,reset）
variabletmp:
std_logic_vector（7downto0）;
variablea:
ifreset='
tmp:
="
00000000"
iftmp="
11111110"
then
11111111"
a:
=tmp+'
00000001"
=tmp-'
=tmp;
enddelta_arc;
其仿真波形如图5所示：
图5三角波仿真图
其生成元器件如图6所示：
图6三角波元器件生成图
4.1.4正弦波的实现
该模块产生以64个时钟为一个周期的正弦波。
entitysinis
d:
endsin;
architecturesin_arcofsinis
integerrange0to63;
thend<
iftmp=63then
=tmp+1;
casetmpis
when00=>
d<
when01=>
=254;
when02=>
=252;
when03=>
=249;
when04=>
=245;
when05=>
=239;
when06=>
=233;
when07=>
=225;
when08=>
=217;
when09=>
=207;
when10=>
=197;
when11=>
=186;
when12=>
=174;
when13=>
=162;
when14=>
=150;
when15=>
=137;
when16=>
=124;
when17=>
=112;
when18=>
=99;
when19=>
=87;
when20=>
=75;
when21=>
=64;
when22=>
=53;
when23=>
=43;
when24=>
=34;
when25=>
=26;
when26=>
=19;
when27=>
=13;
when28=>
=8;
when29=>
=4;
when30=>
=1;
when31=>
when32=>
when33=>
when34=>
when35=>
when36=>
when37=>
when38=>
when39=>
when40=>
when41=>
when42=>
when43=>
when44=>
when45=>
when46=>
when47=>
when48=>
when49=>
when50=>
when51=>
when52=>
when53=>
when54=>
when55=>
when56=>
when57=>
when58=>
when59=>
when60=>
when61=>
when62=>
when63=>
whenothers=>
null;
endcase;
endsin_arc;
其仿真波形如图7所示：
图7正弦波仿真图
其生成元器件如图8所示：
图8正弦波元器件生成图
4.1.5锯齿波的实现
改变该模块递增的常数，可以改变锯齿的个数。
其VHDL代码如下:
entityladderis
endladder;
architectureladder_arcofladderis
elsetmp:
=tmp+16;
--锯齿常数为16，可修改
endladder_arc;
其仿真波形如图9所示：
图9锯齿波仿真图
其生成元器件如图10所示：
图10锯齿波元器件生成图
4.1.6四选一输出波形选择模块的实现
根据外部的开关状态可以选择输出的波形。
entityselect4_1is
port（sel:
instd_logic_vector（1downto0）;
d0,d1,d2,d3:
instd_logic_vector（7downto0）;
endselect4_1;
architectureoneofselect4_1is
process（sel）
caseselis
when"
00"
=>
q<
=d0;
01"
=d1;
10"
=d2;
11"
=d3;
其波形仿真如图11所示：
图11四选一信号选择仿真图
其生成元器件如图12所示：
图124选1信号选择元器件生成图
4.2顶层模块
4.2.1代码实现
VHDL代码如下，利用元件例化实现：
entityliis
q:
outstd_logic_vector（7downto0）;
resel:
endli;
architecturebehavofliis
componentfenpinis
endcomponentfenpin;
componentsquareis
endcomponentsquare;
componentdeltais
endcomponentdelta;
componentsinis
endcomponentsin;
componentladderis
endcomponentladder;
componentselect4_1is
endcomponentselect4_1;
signalsquare:
signaldelta:
signalsin:
signalladder:
signald0:
signald1:
signald2:
signald3:
wen1:
fenpinportmap（d_mode=>
d_mode,clk=>
clk,d_out=>
square,d_out=>
delta,d_out=>
sin,d_out=>
ladder）;
wen2:
squareportmap（clr=>
resel,clk=>
square,q=>
d0）;
wen3:
deltaportmap（resel=>
delta,q=>
d1）;
wen4:
sinportmap（clr=>
sin,q=>
d2）;
wen5:
ladderportmap（resel=>
ladder,q=>
d3）;
wen6:
select4_1portmap（sel=>
sel,d0=>
d0,d1=>
d1,d2=>
d2,d3=>
d3,
q=>
q）;
4.2.2生成整体RTL：
新建一工程，加载上述模块，利用顶层模块法生成整体多波形信号发生器。
整体RTL图如图13所示：
图13整体多波形信号发生器RTL图
4.2.3整体仿真图
整体多波形信号发生器仿真如图14所示：
图14整体多波形信号发生器仿真图
其中，d_mode【3..0】为数控分频输入端，接四个开关用来产生预制分频数，分频后得到不同频率的脉冲，sel【1..0】为数据选择器的选择输入端，接两个开关，输入不同数据，选择四种波形中的一种输出，clk是原始脉冲输入端，reset为复位端，接一按键，按下时产生复位，回到初始状态；
q【7..0】是数据选择器的输出端，输出被选中的波形送至DA转换器。
5小结及体会
通过这次课程设计，我全面熟悉、掌握VHD
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