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计算机系统的主要技术指标有：

机器字长、数据通路宽度、主存容量和运算速度等。

机器字长是指参与运算的数的基本位数，它是由加法器、寄存器的位数决定的。

数据通路宽度是指数据总线一次所能并行传送信息的位数。

主存容量是指主存储器所能存储的全部信息量。

运算速度与机器的主频、执行什么样的操作、主存本身的速度等许多因素有关。

《二》１７．将下列十进制数转换为IEEE短浮点数：

１８．将下列IEEE短浮点数转换为十进制数：

（１）１１００００００１１１１００００００００００００００００００００；

（２）００１１１１１１０００１００００００００００００００００００００；

（３）０１００００１１１００１１００１００００００００００００００００；

（４）０１００００００００００００００００００００００００００００００；

（５）０１０００００１００１０００００００００００００００００００００；

（６）００００００００００００００００００００００００００００００００。

《三》３．某机为定长指令字结构，指令长度１６位；

每个操作数的地址码长６位，指令分为无操作数、单操作数和双操作数三类。

若双操作数指令已有K种，无操作数指令已有L种，问单操作数指令最多可能有多少种？

上述三类指令各自允许的最大指令条数是多少？

４．设某机为定长指令字结构，指令长度１２位，每个地址码占３位，试提出一种分配

方案，使该指令系统包含：

４条三地址指令，８条二地址指令，１８０条单地址指令。

５．指令格式同上题，能否构成：

三地址指令４条，单地址指令２５５条，零地址指令６４条？

为什么？

９．某机字长为１６位，主存容量为６４K字，采用单字长单地址指令，共有５０条指令。

若有直接寻址、间接寻址、变址寻址、相对寻址四种寻址方式，试设计其指令格式。

操作码６位，寻址方式２位，地址码８位。

１０．某机字长为１６位，主存容量为６４K字，指令格式为单字长单地址，共有６４条指令。

试说明：

（１）若只采用直接寻址方式，指令能访问多少主存单元？

（２）为扩充指令的寻址范围，可采用直接／间接寻址方式，若只增加一位直接／间接标志，指令可寻址范围为多少？

指令直接寻址的范围为多少？

（３）采用页面寻址方式，若只增加一位Z／C（零页／现行页）标志，指令寻址范围为多少？

指令直接寻址范围为多少？

（４）采用（２）、（３）两种方式结合，指令的寻址范围为多少？

《四》４．已知X和Y，试用它们的变形补码计算出X＋Y，并指出结果是否溢出。

（１）X＝０．１１０１１，Y＝０．１１１１１

（２）X＝０．１１０１１，Y＝－０．１０１０１

（３）X＝－０．１０１１０，Y＝－０．００００１

（４）X＝－０．１１０１１，Y＝０．１１１１０

８．分别用原码乘法和补码乘法计算X×

Y。

（１）X＝０．１１０１１，Y＝－０．１１１１１

（２）X＝－０．１１０１０，Y＝－０．０１１

（２）X×

Y＝０．０１０１１０１１００，过程略。

１０．分别用原码和补码加减交替法计算X÷

（１）X＝０．１０１０１，Y＝０．１１０１１

（２）X＝－０．１０１０１，Y＝０．１１０１１

（３）X＝０．１０００１，Y＝－０．１０１１０

（４）X＝－０．１０１１０，Y＝－０．１１０１１

《五》２．存储器的主要功能是什么？

为什么要把存储系统分成若干个不同层次？

主要有哪些层次？

存储器的主要功能是用来保存程序和数据。

存储系统是由几个容量、速度和价格各不相同的存储器用硬件、软件、硬件与软件相结合的方法连接起来的系统。

把存储系统分成若干个不同层次的目的是为了解决存储容量、存取速度和价格之间的矛盾。

由高速缓冲存储器、主存储器、辅助存储器构成的三级存储系统可以分为两个层次，其中高速缓存和主存间称为Cache－主存存储层次（Cache存储系统）；

主存和辅存间称为主存—辅存存储层次（虚拟存储系统）。

５．动态RAM为什么要刷新？

一般有几种刷新方式？

各有什么优缺点？

DRAM记忆单元是通过栅极电容上存储的电荷来暂存信息的，由于电容上的电荷会随着时间的推移被逐渐泄放掉，因此每隔一定的时间必须向栅极电容补充一次电荷，这个过程就叫做刷新。

常见的刷新方式有集中式、分散式和异步式３种。

集中方式的特点是读写操作时不受刷新工作的影响，系统的存取速度比较高；

但有死区，而且存储容量越大，死区就越长。

分散方式的特点是没有死区；

但它加长了系统的存取周期，降低了整机的速度，且刷新过于频繁，没有充分利用所允许的最大刷新间隔。

异步方式虽然也有死区，但比集中方式的死区小得多，而且减少了刷新次数，是比较实用的一种刷新方式。

１１．某机字长为３２位，其存储容量是６４KB，按字编址的寻址范围是多少？

若主存以字节编址，试画出主存字地址和字节地址的分配情况。

某机字长为３２位，其存储容量是６４KB，按字编址的寻址范围是１６KW。

若主存以字节编址，每一个存储字包含４个单独编址的存储字节。

假设采用大端方案，即字地址等于最高有效字节地址，且字地址总是等于４的整数倍，正好用地址码的最末两位来区分同一个字中的４个字节。

主存字地址和字节地址的分配情况如图５-１９所示。

１２．一个容量为１６K×

３２位的存储器，其地址线和数据线的总和是多少？

当选用下列不同规格的存储芯片时，各需要多少片？

１K×

４位，２K×

８位，４K×

４位，1６K×

１位，４K×

８位，８K×

８位。

地址线１４根，数据线３２根，共４６根。

若选用不同规格的存储芯片，则需要：

４位芯片１２８片，２K×

８位芯片３２片，４K×

４位芯片

３２片，１６K×

１位芯片３２片，４K×

８位芯片16片，８K×

８位芯片８片。

１３．现有１０２４×

１的存储芯片，若用它组成容量为１６K×

８的存储器。

试求：

（１）实现该存储器所需的芯片数量？

（２）若将这些芯片分装在若干块板上，每块板的容量为４K×

８，该存储器所需的地址线总位数是多少？

其中几位用于选板？

几位用于选片？

几位用作片内地址？

（１）需１０２４×

１的芯片１２８片。

（２）该存储器所需的地址线总位数是１４位，其中２位用于选板，２位用于选片，10位用作片内地址。

１４．已知某机字长８位，现采用半导体存储器作主存，其地址线为１６位，若使用１K×

４的SRAM芯片组成该机所允许的最大主存空间，并采用存储模板结构形式。

（１）若每块模板容量为４K×

８，共需多少块存储模板？

（２）画出一个模板内各芯片的连接逻辑图。

（１）根据题干可知存储器容量为２１６＝６４KB，故共需１６块存储模板。

（２）一个模板内各芯片的连接逻辑图如图５-２０所示。

《六》１１．设一地址指令格式如下：

　　现在有４条一地址指令：

LOAD（取数）、ISZ（加“１”为零跳）、DSZ（减“１”为零跳）、STORE（存数），在一台单总线单累加器结构的机器上运行，试排出这４条指令的微操作序列。

要求：

当排ISZ和DSZ指令时不要破坏累加寄存器Acc原来的内容。

（１）LOAD（取数）指令

PC→MAR，READ　　　　　　；

取指令

MM→MDR

MDR→IR，PC＋１→PC

A→MAR，READ；

取数据送Acc

MDR→Acc

（２）ISZ（加“１”为零跳）指令

取指令微操作略。

Acc＋１→Acc；

加１

IfZ＝１thenPC＋１→PC；

结果为０，PC＋１

Acc→MDR，WRITE；

保存结果

MDR→MM

Acc－１→Acc；

恢复Acc

（３）DSZ（减“１”为零跳）指令

减１

（４）STORE（存数）指令：

A→MAR；

Acc中的数据写入主存单元

Acc→MDR，WRITE

１２．某计算机的CPU内部结构如图６唱２２所示。

两组总线之间的所有数据传送通过ALU。

ALU还具有完成以下功能的能力：

F＝A；

　　　F＝B

F＝A＋１；

F＝B＋１

F＝A－１；

F＝B－１

写出转子指令（JSR）的取指和执行周期的微操作序列。

JSR指令占两个字，第一个字是操作码，第二个字是子程序的入口地址。

返回地址保存在存储器堆栈中，堆栈指示器始终指向栈顶。

①PC→B，F＝B，F→MAR，Read　　　　；

取指令的第一个字

②PC→B，F＝B＋１，F→PC

③MDR→B，F＝B，F→IR

④PC→B，F＝B，F→MAR，Read；

取指令的第二个字

⑤PC→B，F＝B＋１，F→PC

⑥MDR→B，F＝B，F→Y

⑦SP→B，F＝B－１，F→SP，F→MAR；

修改栈指针，返回地址压入堆栈

⑧PC→B，F＝B，F→MDR，Write

⑨Y→A，F＝A，F→PC；

子程序的首地址→PC

⑩End

１３．某机主要部件如图６-２３所示。

（１）请补充各部件间的主要连接线，并注明数据流动方向。

（２）拟出指令ADD（R１），（R２）＋的执行流程（含取指过程与确定后继指令地址）。

该指令的含义是进行加法操作，源操作数地址和目的操作数地址分别在寄存器R１和R２中，目的操作数寻址方式为自增型寄存器间址。

（１）将各部件间的主要连接线补充完后如图６-２４所示。

（２）指令ADD（R１），（R２）＋的含义为

（（R１））＋（（R２））→（R２）

（R２）＋１→R２

指令的执行流程如下：

①（PC）→MAR　　　　　；

②Read

③M（MAR）→MDR→IR

④（PC）＋１→PC

⑤（R１）→MAR；

取被加数

⑥Read

⑦M（MAR）→MDR→C

⑧（R２）→MAR；

取加数

⑨Read

⑩M（MAR）→MDR→D

（R２）＋１→R２；

修改目的地址

（C）＋（D）→MDR；

求和并保存结果

Write

１４．CPU结构如图６唱２５所示，其中有一个累加寄存器AC、一个状态条件寄存器和其他４个寄存器，各部件之间的连线表示数据通路，箭头表示信息传送方向。

（１）标明４个寄存器的名称。

（２）简述指令从主存取出送到控制器的数据通路。

（３）简述数据在运算器和主存之间进行存取访问的数据通路。

（１）这４个寄存器中，a为存储器数据寄存器MDR，b为指令寄存器IR，c为存储器地址寄存器MAR，d为程序计数器PC。

（２）取指令的数据通路：

PC→MAR→MM→MDR→IR

（３）数据从主存中取出的数据通路（设数据地址为X）：

X→MAR→MM→MDR→ALU→AC

数据存入主存中的数据通路（设数据地址为Y）：

Y→MAR，AC→MDR→MM

１５．什么是微命令和微操作？

什么是微指令？

微程序和机器指令有何关系？

微程序和程序之间有何关系？

微命令是控制计算机各部件完成某个基本微操作的命令。

微操作是指计算机中最基本的、不可再分解的操作。

微命令和微操作是一一对应的，微命令是微操作的控制信号，微操作是微命令的操作过程。

微令是若干个微命令的集合。

微程序是机器指令的实时解释器，每一条机器指令都对应一个微程序。

微程序和程序是两个不同的概念。

微程序是由微指令组成的，用于描述机器指令，实际上是机器指令的实时解释器，微程序是由计算机的设计者事先编制好并存放在控制存储器中的，一般不提供给用户；

程序是由机器指令组成的，由程序员事先编制好并存放在主存储器中。

１６．什么是垂直型微指令？

什么是水平型微指令？

它们各有什么特点？

又有什么区别？

垂直型微指令是指一次只能执行一个微命令的微指令；

水平型微指令是指一次能定义并能并行执行多个微命令的微指令。

垂直型微指令的并行操作能力差，一般只能实现一个微操作，控制１～２个信息传送通路，效率低，执行一条机器指令所需的微指令数目多，执行时间长；

但是微指令与机器指令很相似，所以容易掌握和利用，编程比较简单，不必过多地了解数据通路的细节，且微指令字较短。

水平型微指令的并行操作能力强，效率高，灵活性强，执行一条机器指令所需微指令的数目少，执行时间短；

但微指令字较长，增加了控存的横向容量，同时微指令和机器指令的差别很大，设计者只有熟悉了数据通路，才有可能编制出理想的微程序，一般用户不易掌握。

１７．水平型和垂直型微程序设计之间各有什么区别？

串行微程序设计和并行微程序设计有什么区别？

水平型微程序设计是面对微处理器内部逻辑控制的描述，所以把这种微程序设计方法称为硬方法；

垂直型微程序设计是面向算法的描述，所以把这种微程序设计方法称为软方法。

在串行微程序设计中，取微指令和执行微指令是顺序进行的，在一条微指令取出并执行之后，才能取下一条微指令；

在并行微程序设计中，将取微指令和执行微指令的操作重叠起来，从而缩短微周期。

１８．图６唱２６给出了某微程序控制计算机的部分微指令序列。

图中每一框代表一条

微指令。

分支点a由指令寄存器IR的第５、６两位决定。

分支点b由条件码C０决定。

现

采用下址字段实现该序列的顺序控制。

已知微指令地址寄存器字长８位。

（１）设计实现该微指令序列的微指令字之顺序控制字段格式。

（２）给出每条微指令的二进制编码地址。

（３）画出微程序控制器的简化框图。

（１）该微程序流程有两处有分支的地方，第一处有４路分支，由指令操作码

IR５IR６指向４条不同的微指令，第二处有２路分支，根据运算结果C０的值决定后继微地

址。

加上顺序控制，转移控制字段取２位。

图６唱２６中共有１５条微指令，则下址字段至少

需要４位，但因已知微指令地址寄存器字长８位（μMAR７～μMAR０），故下址字段取８

位。

微指令的顺序控制字段格式如图６-２７所示。

（２）转移控制字段２位：

００　顺序控制

０１　由IR５IR６控制修改μMAR４，μMAR３。

１０　由C０控制修改μMAR５。

微程序流程的微地址安排如图６-２８所示。

每条微指令的二进制编码地址见表６-３。

注：

每条微指令前的微地址用十六进制表示。

图６-２８　微程序流程的微地址安排

（３）微程序控制器的简化框图略。

１９．已知某机采用微程序控制方式，其控制存储器容量５１２×

４８位，微程序可在整个控制存储器中实现转移，可控制转移的条件共４个，微指令采用水平型格式，后继指令地址采用断定方式，微指令格式如图６-２９所示。

（１）微指令中的３个字段分别应为多少位？

spring跳跃sprang/sprungsprung（２）画出围绕这种微指令格式的微程序控制器逻辑框图。

（１）因为控制转移的条件共４个，则判别测试字段为２位；

因为控存容量为５１２个单元，所以下地址字段为９位；

微命令字段是（４８－２－９）＝３７位。

（２）对应上述微指令格式的微程序控制器逻辑框图如图６-３０。

《九》１７．现有A、B、C、D共４个中断源，其优先级由高向低按A、B、C、D顺序排列。

若中断服务程序的执行时间为２０μs，请根据图８-１６所示时间轴给出的中断源请求中断的时刻，画出CPU执行程序的轨迹。

CPU执行程序的轨迹如图８-１７所示。

wake醒着woke/wakedwoke/waked/woken

１８．设某机有５级中断：

L０、L１、L２、L３、L４，其中断响应优先次序为：

L０最高、L１次

eat吃ateeaten之、⋯⋯、L４最低。

现在要求将中断处理次序改为L１→L３→L０→L４→L２，试问：

arise出现arosearisen（１）各级中断服务程序中的各中断屏蔽码应如何设置（设每级对应一位，当该位为

“０”，表示中断允许；

当该位为“１”，表示中断屏蔽）？

（２）若这５级同时都发出中断请求，试画出进入各级中断处理过程示意图。

（１）各级中断服务程序中的各中断屏蔽码设置如表８-３所示

swim游泳swamswum５级中断同时发出中断请求，各级中断处理过程示意如图８-１８所示。

mistake误认mistookmistaken

pay支付paidpaid１９．实现多重中断应具备何种条件？

如有A、B、C、D共４级中断，A的优先级最高，B次之，⋯⋯，D最低。

如在程序执行过程中，C和D同时申请中断，该先响应哪级中断？

如正在处理该中断时，A、B又同时有中断请求，试画出该多级中断处理的流程来。

freeze结冰frozefrozen解：

多重中断又称为中断嵌套，在执行某个中断服务程序的过程中，CPU可去响应级别更高的中断请求。

make制作mademade多级中断处理的流程如图８-１９所示。