IC如何创新Word文件下载.docx
《IC如何创新Word文件下载.docx》由会员分享，可在线阅读，更多相关《IC如何创新Word文件下载.docx（10页珍藏版）》请在冰点文库上搜索。
这就表示我们不能把一个用分立元件做成的电路设计拿过来，简单的把它用集成电路的形式重新做出来。
不过，这也不是我们想做的，因为集成电路与分立电路是基于不同目的而设计的。
就如前一章最后所说的，分立的放大器线路是一种类比系统，许多电感器和电容器都是因为要降低放大引起的失真现象而使用的。
在数字系统中，这部分的电路是不需要的。
因此不论怎么样，我们也会料到电感器和电容器将会用得很少。
很幸运的，甚至证明可以把电感器完全省掉。
运用一些智能，就可以在平面上把电容器和电阻器做出来，就像双极型晶体管可以用平面工艺的形式做出来一样。
不过，这样做往往要用到相当大的表面积。
最适宜用于集成电路的元件是金氧半晶体管。
这个元件的操作原理应用到表面效应，就像图5.1所示，可以很容易的把所有电接触都从表面上引出来。
在占用芯片表面积方面，它也是非常有效率的。
这件事有很大的重要性，因为这跟一个芯片上能够容纳多少元件直接有关。
事实上，由于金氧半晶体管在集成电路上所占的面积比电阻器来得小，用金氧半晶体管来取代电阻器是很常见的。
我们因此知道，集成电路与用分立元件做出来的电路很不相同。
特别是，在分立电路中只有在必要的时候才会用到晶体管，因为制造晶体管比制造电阻器和其它的零件来得贵，而在集成电路中，晶体管是最常见的元件，因为元件的成本是以这个元件所占的芯片表面积来决定的。
制作光罩
我们要怎么样才能做成一个集成电路？
这项工作的起点就是先要设计电路。
这可能是一串很长的过程。
设计一个有着上百万个晶体管的集成电路，就像要从头设计一座中等城市，所写的计画书要详细到每栋房子的那种精细程度一样。
不过，现在有许多电脑软件可以协助设计。
当设计完成了之后，实际的生产就可以开始了。
第一个阶段就是制作「晶圆」（wafer），晶圆是一块薄的矽晶体，一般厚度小于0.5毫米，直径大约为20厘米。
这种晶圆是由特别纯的矽所制成的，在这样的矽中再掺进某一种杂质，比如说p型的杂质。
下一步就是把集成电路的设计转化成为芯片表面实际的电路。
这项技术与我们把一个复杂的彩色图案转印到一张白纸上很类似。
我们首先定义清楚图形中红色的部分，然后做一个雕花的版子，版子所开的窗口相当于我们定义的面积。
如果把版子放在白纸上面，就可以很容易的把红漆喷在整个表面上。
这样的程序可以重复对不同的颜色使用，直到我们成功的复制了这整个图案。
这种方法的优点是：
一旦做出来这个雕花板子，就可以不费什么力气的把这个图案重复制作出来。
同样的，集成电路的设计也必须先细分为一系列的步骤，每个步骤都需要一个特别的制程。
让我们细看一下这些制程其中的一个。
举例来说，我们可以先定义所有需要制成n型区的面积。
接着把这个大型的电路设计图照相，然后缩小到需要的尺寸（我们可以把这种制程看成是平常放大一张照片的反向程序）。
因为缩小后的电路图案边长大约是几毫米而已，只占一片晶圆表面积的一小部分，因此这个图案可以多次复制，直到把整个晶圆都布满。
这个完成的图件叫做「光罩」（mask），在光罩上可以把好几百个同样线路的图象排在一起。
在后面的制程中，所有这些线路都是同时制作的──这是大量生产的一个绝佳事例。
光刻技术
我们现在要讨论矽晶圆的表面。
首先在一具充满氧气环境的炉管中把矽晶圆的表面氧化。
这就在晶圆表面形成了一层二氧化矽，这跟金氧半晶体管的闸极绝缘层是同样的材料。
在这上面，再放一层光阻，光阻是一种对紫外光敏感的材料，它的功能像照相机的感光片。
把光罩放在晶圆表面，然后用紫外光照射。
当这个「照片」显影的时候，那些没有照射到的光阻就会洗掉了，在表面留下这个光罩的图案。
（译注：
这样的光阻，称为负光阻。
现在正光阻用得比较多，也就是曝光地方的光阻，在显影的时候，会被洗掉。
）
这个制图过程的最后一步是选择性的把氧化层腐蚀掉，而把下面的矽表面显露出来。
做法是把矽晶圆浸在一种酸液中，这种酸液会侵蚀氧化层，但是不会侵蚀硬化了的光阻。
如此一来，这些没有保护的氧化层就被腐蚀掉了，而新显现出来的矽表面就相当于光罩上所定义的面积。
这种图形转换的技术就叫做「光刻技术」。
这样的制程在集成电路的制作过程中会重复许多次，一般来讲，每个不同的制程就要做一次。
掺杂、测试、封装
定义过晶圆表面的图形以后，就要进入制程的步骤了。
比如说，要把这些区域变成n型区的话，我们必须引进施主原子。
因为我们假设晶圆原来有一些受主杂质，有些引进的电子会与已经存在的电洞复合，这个过程叫做「补偿」（compensation）。
我们因此必须引进足够的施主原子，才能让电子成为多数。
做这一步有两种主要的方法。
一种是把晶圆放在炉管中，炉管里充满着由适当施主原子所组成的气体。
在大约摄氏一千度左右的温度下，这些施主原子可以缓慢的扩散进入暴露的矽。
另外一种方法是「离子布植」，把这些施主杂质加速到很高的速度，然后打入晶圆。
在这种情形，这个氧化层必须厚到可以确保这些离子不会穿过氧化层到达下面的矽。
可能还会有一些其它的制作过程，每一次都会有一个新的氧化层与新的光阻层。
最后一步是在氧化层中开一些小孔，来做电接触。
这些接触是用沉积薄层金属来完成的，通常是用铝。
氧化层的绝缘性质在此也是很重要的，保证只有在矽暴露的地方才会有电接触。
最后完成的晶圆包含几百个相同的集成电路，每个集成电路一般都有几十万个元件。
可是，并不是所有的这些集成电路都会正常运作。
即使是很小的缺陷在矽晶圆上，也会让一些元件失效。
对于制作这些结构来说，干净也是非常重要的。
为了获得干净的制作环境，集成电路制造厂付出了巨大的心力，但是即使是这样，只要还留有几微米大小的尘埃也会污染电路。
因为尘埃颗粒的尺寸与连结元件的金属联机宽度是差不多的，只要一粒这样的尘埃就可以把联机弄断，使得整个电路失效。
因此，每个集成电路都需要用自动程序测试过。
那些通过测试的才可以封装起来使用，而那些失效的只有丢掉了，修理这些集成电路是不经济的。
有些集成电路，设计有备用的电路，因而可以做某种程度的修复。
双极型晶体管的难题
就像我们前面说过的，金氧半晶体管与集成电路元件所需要的平面工艺是最为配合的了。
只需要一次掺杂步骤就可以制造两个小n型区，这两个区域就可以做为源极与漏极。
再于两者中间区域的氧化层表面做一个电接触，就做成了这个元件的闸极区。
与此相比，双极型晶体管的制程比较复杂。
我们在后面的章节会看到，这主要是由于双极型晶体管依靠的是少数载子的跃迁。
我们自然可以像制作金氧半晶体管一样，简单的做两个小n型区，然后做成一个单独的双极型晶体管。
可是当我们要做与这个晶体管接近的其它双极型晶体管的时候，问题就来了：
没有办法防止一个晶体管射极的电子，跑到另一个晶体管的集极去。
为了防止这样的事，我们要想办法把每个晶体管隔绝起来。
一般做成这项工作需要两个或更多的步骤。
我们似乎可以先把p型晶圆上一个较大、较深的区域用施主原子来掺杂，然后在这个区域中，引进两个小的p型区来形成射极和集极。
（自然这会形成一个pnp晶体管。
如果我们要像以前一样做成npn晶体管，那就必须从n型晶圆开始，而且每一步骤都用相反的掺杂原子。
不过，这仍然不是一个很好的安排方式，因为双极型晶体管的基极区必须非常狭窄，两个p型区必须靠得很近。
较好的办法是像图5.2所示。
在这种情形，需要三次掺杂的制程，得到逐渐减小的岛型区域，而且邻近的掺杂种类要彼此不相同。
在这种情形下，中间的小n型区是射极，p型区是基极，而最外面的n型区是集极。
这种元件叫做「垂直」式的元件，因为电流的方向与晶圆表面是垂直的。
很清楚的，在这种情形，一个晶体管基极的电子不会到达另一个晶体管的集极。
不过，这样的结构所需要的表面积比类似的金氧半晶体管要多，而且需要远为复杂的制程。
这些因素连起来，使得双极型集成电路比类似的金氧半集成电路价格要贵很多。
增加ＩＣ集积度
把电路集合起来有许多好处，其中有一些我们在本书开始的地方已经简短叙述过了。
其中一个就是可靠度的改进，因为集成电路里面的电接触，比起把分立元件焊接在线路板上，是远为可靠的。
把元件连起来组成电路是一项费用很高的程序，特别是如果我们把测试和重新安接那些不合格接头的费用也算进来的时候，更是如此。
这种降低电路价格的需求，是电路集积度不断增加的主要推动力量，电路的价格往往是用完成一项电子功能需费用多少来计算的。
举例来说，用分立元件做成的记忆单元，它的价格是所有零件的价钱，加上把这些零件焊接在电路板上费用的和。
与此相比的是，一个集成电路也许包含十万个记忆单元，在这种情况下，一个单一功能的价格是做这个电路价格的十万分之一。
看起来，降低单位功能价格的办法就是增加单一集成电路上元件的数目，虽然我们会看到这也是有些困难的。
增加单一集成电路上元件数目的这个目标，过去是从两个方向来着手的。
最简单的方法就是增加每个集成电路所占的面积，这个面积平常叫做「晶元面积」（diearea）。
这个方法的主要问题是如何得到高良品率（yield，又简称良率），也就是说保证大多数完成的电路可以运作。
举例来说，如果一个矽晶圆上有四百个电路〔即四百个「芯片」（chip）或四百个晶元〕。
由于各种缺陷，我们发现一百个电路不能工作，因此良品率是百分之七十五。
如果制作这个矽晶圆的费用是3,000英镑，那么每个集成电路的造价是10英镑。
如果我们现在把每个集成电路的面积加倍，现在矽晶圆上只能放得下两百个集成电路了（事实上，实际的数目比这个稍小，因为晶元是方形的，而矽晶圆是圆的，因此在边上会损失一些）。
如果还是有一百个缺陷，那么良品率就只有百分之五十了。
每一个集成电路的造价现在是30英镑。
因此，虽然这些较大的电路包含了两倍的元件数目，每一项功能的价格实际上要比小电路的价格来得高。
这样的论点似乎说小电路可以得到更低的单位价格，与我们所说的相反。
不过，如果把封装价格也加进来，比如说每个芯片是30英磅，那么芯片的总价格就分别变成40英磅和60英磅。
因此，大型电路的确使得每一功能的平均价格比较低。
但是这样的方法能走多远明显是有限度的。
不用多想就知道，如果晶元面积再加倍的话，良品率会再降低，最多只会有几个集成电路合格，每一个的价格将会变得非常高。
因此，在让良品率最佳化和把一定尺寸的元件尽量多放进单一集成电路，这两者之间不能两全，必须有一些取舍。
虽然如此，由于矽晶圆品质和清洁间设备的改进，晶元面积在过去这些年仍然是持续在增加。
结果，集成电路的面积在过去三十年大约增加了一百倍，而没有怎么影响到良品率。
在集成电路面积增加的时候，每个单独元件的尺寸则显著的减小。
这主要是由于光刻技术的持续进步，因而可以定义更小的结构。
这种尺寸缩小的好处是很容易了解的。
如果我们把所有的尺寸都缩小一倍，那么在同样的面积上就可以挤进四倍的元件。
因为集成电路的价格基本上与电路所占的面积直接相关，这就让每一功能的价格下降为四分之一。
把每一元件的尺寸缩小还有第二个好处，那就是它对于元件操作速率的影响。
就像我们在前一章所看到的，金氧半晶体管的开关速率是由电子通过闸极区的时间来决定的。
把这个距离降低一半，我们就可以把元件的性能增加一倍。
VLSI、ULSI、……
这些降低价格、减小尺寸、增强性能的诸多优点，使得单一矽芯片上可以放得下的电子元件数目，增加得更快了。
这很清楚的可以在图5.3上看出来，这个图显示自从1959年发明集成电路以来，一个芯片上最大可能的元件数目是如何增长的。
最早的集成电路，每个电路的元件数少于五十个，叫做小型集成电路。
从那时以后，我们经过了中型和大规模集成电路的阶段。
现在最先进的技术叫做超大规模集成电路（very-large-scaleintegration），或简称为VLSI。
虽然没有什么很确定的范围，一般来讲，超过十万个晶体管的集成电路可以叫做VLSI。
这样还能够继续增加下去多久？
常识就可以告诉我们，这必然会有一个极限，特别是对于降低单一元件的尺寸来说，更是如此。
虽然这样，有好几百万个元件的集成电路已经制作出来了，把技术带到了极大规模集成电路（ultra-large-scaleintegration）的阶段。
我们得感谢，这个名词似乎赢过了另一个没有什么想象力的名词──超大超大规模集成电路（veryvery-large-scaleintegration）！
电路设计师现在已经在讨论，到了二十一世纪初，可能有十亿级的集积度，也就是说每个晶元上有十亿个晶体管。
怎么样才能做到这个程度？
让我们从继续缩小每个元件的尺寸，会遇到什么困难来考虑这个问题。
次微米技术
首先我们应该考虑制作这样尺寸的元件是否可能。
在这方面主要的限制来自光刻技术──就是把线路设计转换到芯片表面上的过程。
过去，光刻技术的进步可以满足元件缩小的要求。
目前能够做到的商品化生产的最小线宽大约是0.5微米（译注：
现在的商品化生产最小线宽已经进步到0.18微米左右），而十亿级集积度所需要的金氧半晶体管，它的闸极长度大约是0.2微米。
在未来，使用紫外光的光刻技术可以满足这个需求吗？
答案是不确定的，不过，无论如何，还有其它几种技术可供选择。
其中一种技术，就跟高倍显微镜所用的技术一样。
我们不再用光束，而是用微细的电子束。
用这种方法，就不需要用光罩了，电路设计图可以存在电脑里，然后电脑就可以把电子束引导到矽芯片表面。
用这种方法，电路图形可以直接转换到芯片表面，就像电脑直接在芯片表面用电子束来写一样。
这个方法的缺点是必须要让电子束在表面扫描，每个区域都要各自单独的照射。
比起用光罩可以让芯片所有面积都同时曝光，这种制程是太慢了，因此也就贵得多。
回到我们以前用过的比喻，普通的光刻技术象是用喷桶和印刷底板，而电子束的方法则象是用一根细笔吃力的在画复杂的图案。
另一个避免这种问题的可能性，就是保留使用光罩，但是用X光而不是用紫外光。
可是，虽然商品化的X光光刻系统已经发展出来了，光罩却有些问题：
这些光罩常常是很脆弱的，而且把光罩与芯片对准也是一个问题。
有一件有趣而值得注意的事是，二十多年以前，许多人都预言说，普通的光刻技术是无法满足未来需求的。
可是到了现在，它仍然是主要的应用技术──前面提到的那些技术只获得了一小部分的市场。
我们在不同的场合还会看到这种现象：
对于一个问题，虽然可能有许多新的、而且也可能有益的的解决办法，但是可能会被工业界接受的，往往是把现行技术延伸所发展出来的技术。
因此，从现在起二十年后，我们可能会发现，光刻技术还是占据绝对优势，也许它还能制作出比预期的还要小得多的细微结构。
把图象转换到芯片的技术并不是制造小尺寸元件的唯一问题。
当每个元件的尺寸降低以后，微尘颗粒会造成元件失效的机会加大了。
同时，因为需要好多次的光刻制程，光罩与芯片精确对准变得非常重要。
现行的技术对于这些要求是可以应付裕如的，因此，在制造技术这方面，没有什么理由这种往更小尺寸的进步不能够继续到至少下一个世纪。
晶体管尺寸可以缩得多小？
缩小元件尺寸会遇到的第二点困难，是关于这些元件本身的：
在保持必需的工作性能这个条件下，晶体管的尺寸还可以继续缩减多少？
我们将把注意力集中在金氧半晶体管的结构上，因为金氧半晶体管是最适合制作集成电路的，因此拥有最高集积度的集成电路都是用这种元件做成的。
减小这些结构的尺寸的规则，或者说按比例缩小这些结构的规则，原则上讲是很直截了当的──所有的尺寸，包括横向的（即顺着芯片表面的）、与垂直的（即垂直于芯片表面的）尺寸，都要缩小一个共同的比例。
下面我们要讨论，如果按二分之一的比例缩小的话，这会代表什么意思。
前面已经看到了，这会让一个固定面积上能够放得下的元件数目增加为四倍。
除此以外，其它的参数又将怎么样？
让我们暂时假设，电流与电压都维持跟过去一样大小。
每个元件所消耗的功率是电流与转换电压的乘积（转换电压就是：
要让元件由一个状态转换到另一个状态时，闸极电压的改变量），因此每个元件所需要的功率仍然是相同的。
可是，由于在同一面积上的元件数目增加为四倍，每单位面积的功率也增加成四倍，这会形成一个重大的问题，因为功率会转变成为热，而这热量也增加了同样的倍数。
这些多出来的热必须想办法消除掉，否则芯片的温度会增加，直到破坏性的事情发生为止。
在目前，一个标准芯片所产生的功率与一个黯淡电灯泡所产生的功率差不多。
这听起来好像不是一个什么大数字，但是它实际上比同样面积的电炉丝所发出来的热还要高好几倍。
解决这个问题的办法，普通是应用一种所谓「恒定电场标度」（constantfieldscaling）的方法。
让我们花一点时间看看这是什么意思。
如果我们从所加的电压来设想，这个电压可以把晶体的能带弄倾斜（就像第2章介绍的），那么电场强度就是能带斜率的一种表示。
因为源极与漏极之间的距离缩短了一倍，我们需要把电压差降低一个同样的倍数，来维持跟以前同样的斜率。
还有一些其它参数，也要根据恒定电场标度的原则来变化。
转换电压也以同样的比例缩小，流过元件的电流也是一样。
因此，每个元件所消耗的功率减低了四倍。
这是很理想的，代表每单位面积所产生的热，在元件尺寸缩小的时候，仍然维持固定。
这些听起来都很不错。
可是如果因为某种原因，有一个参数不能依比例缩小的时候，问题就发生了。
举例来说，降低转换电压常常不是我们所希望的，因为这会增加系统受到杂讯影响的可能性。
这句话的意思是说，即使这个元件本来应该是在「关」的状态，但是电压的一个小幅波动，一下子就会让元件转到「开」的状态。
这是很不理想的，特别是在记忆电路里，这样的变化会造成记忆单元内容的改变。
保持这个电压不变，或者至少在它降低的时候，让它降低的倍数小于二，会减轻这个问题；
但是这又让我们回到散热的问题。
闸极长度的极限
另外一个问题与元件里每个p-n结的耗尽层有关。
在平衡状态的时候，这些耗尽层几乎是没有电子和电洞的。
在一个大尺寸的元件中，这些耗尽层只延伸进入闸极区一个很短的距离。
事实上，在前一章分析金氧半晶体管的时候，我们忽略了这个耗尽层，假设它们小到不需要去担心。
可是，即使元件的尺寸缩小，耗尽层的宽度仍大约维持固定。
这表示这些耗尽层在闸极区所占的比率愈来愈大。
当源极和漏极的耗尽层延伸跨过闸极区的时候，这个晶体管就不能像我们所希望一样的工作了。
为了防止这个问题发生，必须增加闸极区掺杂原子的浓度。
在这种情形下，有更多的电洞可以与电子复合，耗尽层在闸极之下也就不会延伸得那么远。
因为供应电压、掺杂浓度和耗尽层的宽度都是紧密相关的，这就引进了其它的问题。
不过，考虑过所有的这些因素以后，大多数有关金氧半晶体管最小闸极长度的估计，都认为这个长度大约是0.2微米左右，正好是十亿级集积度所需要的。
现在大家的估计，金氧半晶体管最小的闸极长度已经可以比0.2微米还要小得多。
联机也是关键
让人觉得有些奇怪的，集成电路进一步微型化所面临的最大问题与不起眼的联机有关，联机就是那些连结芯片上元件的细微金属线。
许多材料都可以用来做导线，从高度掺杂的矽，到矽化物与金属，主要的材料是铝。
联机的主要问题之一就是它们对于电流所产生的电阻。
我们会集中讨论铝，在常用材料中，铝具有最低的电阻。
每种联机材料都有各自的需求和需要解决的问题，不是用铝就可以解决所有的问题。
要了解联机所引起的问题，以及这些问题如何能够解决，我们需要了解一下信号是如何在联机中传递的。
一个很常见的误解是认为传一个信号，需要电子从导线的一端传到另一端。
其实，像下一章要讨论的，电子在电流方向的平均速率是很小的，每秒只有几公尺。
如果我们要靠电子在电线中走过来传达信号，那么一通跨越大西洋的电话就要花几个星期！
事实上，电线中的信号传播起来，就像在紧绷的绳子上波的传播一样。
让我们先考虑紧绷的绳子上的波这个类似的例子。
我们直觉上觉得，波在紧绷的绳子上比在松弛的绳子上要传得快。
同样的，我们也预料波在细绳子上传得比在粗绳子上快。
从这些考虑，我们可以证明，波的传播速率主要跟两个因素有关：
绳子的张力和绳子每单位长度的质量。
波传过某根绳子所需要的时间与上面这两个因素有关，也跟绳长有关。
在电信号的情形，也有两个主要的参数。
这就是联机对于电流的电阻，以及电线的电容（也就是存在于这个系统上的电荷量）。
信号传过电线的时间因此与所谓的RC因素有关，也就是联机的电阻与电容的乘积。
时间与联机的长度并不明显有关，似乎让人有一点惊讶，但是隐藏着的关系却是很强的，因为电阻与电容都与电线的长度有关。
「小」事不妙
当集成电路上元件尺寸缩小的时候，把联机缩小最直接的办法，就是把联机依比例缩小，也就是把联机的宽度与厚度都依比例减小。
在这种依比例缩小的情况下，我们可以看电阻与电容变化的情况，来预估这种做法的效果。
让我们先考虑电容的效应。
这些联机通过氧化层的上表面，因此在下面的半导体表面吸引了同样多的、另一种极性的电荷。
联机里所储存的电荷，跟联机与氧化层表面接触的面积成正比，而跟联机与半导体之间的氧化层厚度成反比。
我们已经提过，联机的宽度要依比例缩小一倍，但是联机的长度如何改变？
现在让我们暂时假设长度也依照同样的比例缩小。
这个假设大体上是对的，至少对相邻元件之间的联机是如此。
从这些考虑，我们估计联机与氧化层表面的接触面积，在缩小的电路中小了四倍。
不过，由于氧化层的厚度也变小了，面积的因素要受到厚度变小而抵消掉部分，因此，总的来说，电容会降低大约一倍。
这个结果看起来还蛮好的，但是依比例缩小对于电阻的效果却不怎么好。
当联机的截面积变小的时候，使得电流愈来愈不容易流过联机，因此电阻会增加。
如果联机的厚度与宽度都同样的缩小，那么截面积就会缩小四倍，电阻也会增加四倍。
不过，因为电阻也与联机的长度成正比，我们发现电阻总合起来是原来的两
升级会员 