QuartusII软件的使用Word文档格式.docx
《QuartusII软件的使用Word文档格式.docx》由会员分享，可在线阅读，更多相关《QuartusII软件的使用Word文档格式.docx（31页珍藏版）》请在冰点文库上搜索。
4．1．2
的图形用户界面
的图形用户界面如图
所示，从图中可以看出共有以下几个子
窗口。
编辑输入窗
项目导航窗
状态窗
消息窗
图QuartusII软件的图形用户界面
1．Projectnavigator项目导航窗口
项目导航窗口包括3个可以切换的标签：
Hierarchy标签用于层次显示，
提供了逻辑单元、寄存器、存储器使用等信息；
File和DesignUnits提供了
工程文件和设计单元的列表。
2．编辑输入窗口
设计输入的主窗口，无论原理图还是硬件描述语言编译、仿真的报告都显
示在这里。
3．Status窗口
状态窗口，用以显示各系统运行阶段的进度。
4．Message窗口
消息窗口，实时提供系统消息、警告和错误等信息。
5．TclConsole
窗口
Tcl
命令窗口，可以直接输入
命令或教本文件。
4．2
软件使用
本节我们以一个
D触发器的设计为例，详细介绍
的使用方
法，引导读者快速入门，同时对每一步骤，包括设计输入（包括文本输入和
原理图输入）、编译、仿真合器件配置等作了较为详细的说明，便于读者理
解设计流程。
4．2．1设计输入
QuartusII支持多种设计输入方法，既允许用户使用多种方法描述设计，
常用的设计输入方式有：
原理图输入、文本输入和第三方EDA工具输入。
输入
方法不同，生成的文件格式也不同。
QuartusII5.0版本软件中的设计输入支
持的文件格式有：
VHDL、Verilog-HDL、AHDL、BlockDesignFile（原理图输
入）、EDIF（网表文件输入）。
本例中主要介绍文本输入方法和原理图输入方法。
VHDL（.vhd文件）：
IEEE标准描述语言。
有美国国防部的逻辑描述标准
发展而来，因而系统性、结构性较好。
支持从系统级到门级的描述方
式，是目前最常用的HDL描述语言之一，可移植性较好。
Verilog-HDL（.v文件）：
拥有和C语言类似的格式和语法，在ASIC设计领域应用广泛。
支持行为级描述并在门级描述
方面拥有独特的优势，也是目前最常用的HDL描述语言之一，可移植
性较好。
AHDL（.tdf文件）：
Altera公司自有的HDL描述语言。
在Altera公司
的软件工具及提供的设计资源中应用广泛。
虽然并不是主流的HDL描
述方式，可移植性也不是很好（只能用于Altera的综合器），但是使
用它在描述一些逻辑尤其是与Altera器件底层相关的设计时结合的很
好。
BlockDesignFile（.bdf文件）：
原理图输入方式。
几乎所有的EDA
工具都会提供原理图输入方式，这种方式简单易用而且非常直观，缺
点时直观的图形背后调用的模块库不兼容导致了这种描述方式的可移
植性不好。
值得一提的是，QuartusII的原理图输入方式实现了从原
理图模块到HDL描述语言的双向自动转换功能，即可以实现原理图和
HDL的混合输入，这在进行大型设计时是相当有意义的。
EDIFNetlist（.edf文件）：
网表文件输入。
网表记录的是设计的组成
以及连接方式，由第三方综合工具产生或者IP供应商提供。
这种输入
方式与上述四种的层次是不同的，可以理解为是已经综合完成的设计，
QuartusII会根据网表的描述进行布局布线将设计具体部署到确定的
Altera器件中。
下面开始进行设计输入的工作，此部分分为文本输入设计和原理图输入审计分
别对进行D触发器的设计输入进行说明，下面首先打开QuartusII软件，点击
QuartusII5.0的图标，打开QuartusII的图像用户设计软件，如图所示。
图打开QuartusII软件
4．2．1．1文本输入法设计输入：
1．创建工程
QuartusII有工程的概念，所谓工程就是当前设计的描述、设置、数据以
及输出的集合，QuartusII会将这些存储在不同类型的文件中并置于同一文
件夹吓。
所以在开始设计之前，必须创建工程，具体的步骤如下：
（1）在启动的QuartusII软件下执行File－>
NewProjectWizard命令，
如图所示。
QuartusII会启动新建工程向导，向导的第一个页面是说
明页面，介绍了向导所包含的步骤与相关的说明，直接点击【Next】按钮
继续。
工程文件
工程名
顶层实
图NewProjectWizard菜单命令图设置工程名称及顶层
实体名
（2）向导的第一页用以设置工程文件夹、工程名称以及顶层实体名称，如
图所示。
顶层实体名称必须与设计顶层文件的文件名一致，与VHDL
设计中的顶层实体名一致，这一点需要特别注意。
另外实体名称也不能为
中文，不能使用VHDL的关键字或者与QuartusII设计库中的模块名称相
同，如现在建立的设计就不能命名为DFF，因为QuartusII设计库中包含
有名为DFF的D触发器设计。
一般情况下，推荐工程文件夹、工程名称以及顶层实体名使用相同
的名称。
（3）点击【Next】按钮，如果工程文件夹不存在，QuartusII会弹出如图
所示的对话框询问是否新建该工程文件夹。
图新建工程文件夹
点击【是】按钮确认进入下一步骤添加设计文件，对话框如图所
示。
如果已有完成的设计文件，可以点击【】按钮或者【AddAll】将
其添加到工程中。
这里并没有预先编辑D触发器的描述，所以直接点击
【Next】按钮继续。
图添加设计文件
（4）选择目标芯片的对话框，如图所示，这里选择的目标芯片是
Cyclone系列的EP1C6Q240C8。
如果用户没有确定的目标芯片，可以仅在
Family栏中选择合适的器件系列，由QuartusII自动选择。
图选择目标芯片
（5）点击【Next】按钮进入EDA工具设置页面，如图所示，用以设
置第三方的综合器、仿真器和时序分析工具。
默认值为不使用第三方EDA
工具，在本工程中保持默认值不变，直接点击【Next】按钮继续。
第三发综合
第三发仿真
第三发时序分析
图设置第三方EDA工具
（6）在新建工程向导的最后一步，QuartusII会给出新建工程的摘要信
息，点击【Finish】按钮即可完成向导。
图新建工程摘要
2．文本输入
（1）执行
File
－>
New菜单命令打开新建对话框，如图
选中
DeviceDesign
Files
选项卡中的
VHDLFile
后，点击【
OK】按钮新建一
个空白的
VHDL文档。
QuartusII会自动将其命名为Vhdl.vhd，这时执行File－>
Save命令
将其保存，保存为对话框如图所示。
图新建对话框图保存设计文件
（2）在新建的VHDL文档中进行设计输入，D触发器的VHDL描述如下所示：
ENTITYDFF_REGis
PORT（CLK,D,CLR:
inBIT;
――定义端口
Q,QN:
outBIT）;
ENDENTITYDFF_REG;
ARCHITECTUREbehaviouralofDFF_REGis
SIGNALQi:
BIT;
BEGIN
Q<
=Qi;
QN<
=NOTQi;
PROCESS（clk,clr）
――定义信号
IF（clr='
1'
）then
Qi<
='
0'
;
ELSIF（clk'
eventandclk='
）then－－时钟下降沿
触发
=d;
ENDif;
ENDPROCESS;
ENDARCHITECTUREbehavioural;
（3）完成VHDL语言输入之后，执行Process－>
AnalysisCurrentFile
菜单命令，启动QuartusII的语法检查功能，对当前文件进行分析。
如果在Message窗口中出现Error，在修改之后再次执行分析，直至没有错误提示为止。
图语法检查没有错误结果
由于VHDL的语法较为生硬、格式化，在手工输入中常常会出现错误。
QuartusII的文本编辑器会将VHDL的关键字高亮来帮助用户在输入过程中避
免错误，并且提供了语法检查功能进行完整的分析检错。
需要注意的是在阅
读QuartusII错误报告时，应该先从第一个错误开始检查，后面的错误大多数情况下都是由前面的错误导致的。
直接在消息框中的错误信息上双击，即可在源代码中定位错误位置。
3．分配引脚
分配引脚的目的是为设计指定输入输出引脚在目标芯片上的位置。
分配引
脚的方法有许多种，这里介绍的AssignmentEditor工具是一种比较常用的引
脚分配方法。
QuartusII支持预先的I/O分配和确认操作，这样可以在整个设计流程中
尽早进行印刷电路板的布线设计工作。
同样，设计人员可以在任何时间对引脚
的分配进行修改和确认，无需再进行一次设计编译。
AssignmentEditor是QuartusII提供的综合性的约束编辑器，除了分配
引脚之外，在进行逻辑锁定、时序约束，以及SignalProbe等功能时都会使
用到AssignmentEditor。
引脚分配和最终的硬件平台是密不可分的，读者需
要根据自己的硬件连接进行，这里仅作方法的介绍并不限制具体的分配结果，
具体步骤如下：
（1）在分配引脚之前，必须首先对设计进行分析及语法检查。
在QuartusII主界面中执行Processing－>
Start－>
StartAnalysis&
Elaboration
命令，启动QuartusII的分析与语法检查。
如果发现错误，QuartusII
会在下方的消息框给出提示信息，修改后再次执行检查，直至没有错误为
止。
（2）执行Assignments－>
AssignmentEditor打开，点击窗口左上角的
Pin按钮进行引脚分配，在左侧的工具栏中选中ShowAllKnownPinName
按钮列出所有已知的引脚名称，所得的界面如图所示。
主窗口中主要
列的解释如下：
To：
进行分配的目标端口。
Location：
引脚名称，使用PIN_前缀表示。
I/OBank：
引脚所属的I/O区域。
I/OStandard：
I/O电平标准。
AssignmentEditor4．2．1．2原理图输入法
显示所
显示设计
图分配引脚
（3）在Location列中点击鼠标可以打开所有未使用引脚的下拉列表，从
中选择需要分配给端口的引脚即可完成引脚分配。
也可以直接输入引脚名
称即PIN_前缀后面的部分，输入完成后按回车继续，AssignmentEditor
会自动完成换行操作。
另外，AssignmentEditor还支持复制、粘贴功能，
用户可以将引脚分配表通过剪贴板从文本文件、剪贴板或是另外的
复制进来。
下面以原理图输入法来进行设计输入，原理图输入方式也是一种常用的设计输入手段。
在此介绍在QuartusII中如何使用原理图的方式完成D触发器的设计输入。
1.使用NewProjectWizard新建一个工程，工程文件夹、工程名、顶层实体名均为DFF_BDF。
2.打开DFF_BDF工程，在QuartusII界面中执行File－>
New菜单命令打
开新建对话框，如图所示。
选中DeviceDesignFile选项卡中的BlockDiagram/SchematicFile后，
点击【
OK】按钮新建一个空白的原理图文档。
会自动将其命名为
Block1.vhd
，这时执行
－>
SaveAs命令将其保存，保存对话框如图
所
QuartusII会自动将保存位置定位到工程目录并默认命名为<
顶层实体
名>
.bdf，在这里只有一个实体，故DFF_BDF就是顶层。
保持默认不变，直接点击【保存】按钮保存文件。
3.执行Edit－>
InsertSymbol菜单命令，或者在原理图的空白处双击打开图所示的Symbol对话框。
库位
符号模块预
符号模块
重复输
以块形式插
宏功能模块实例
宏功能模块管理
图Symbol对话框
对话框左侧的Library列表是Altera提供符号模块库，原理图输入方式就
是利用这些符号模块来搭建设计的。
从图中可以看到，库列表分为以下3
个部分：
MegaFunctions：
宏功能函数库，其中包含Altera提供的
LPM/MegaFunction宏功能模块，是参数可定制的已经完成设计与验证的复
杂逻辑模块，如果同时选中宏功能模块实例化复选框，QuartusII会自动
调用MegaWizardPlug－InManager功能进行定制。
Oterhs：
其他库中包含了与MaxplusII兼容的中等规模符号模块，如
常用的74系列逻辑的符号模块。
Primitives：
基本符号模块库包含所有基本符号模块，比如各种逻辑
门、触发器、输入输出端口等。
使用鼠标点击primitives前面的“＋”展开primitives库，再点击storage
前面的“＋”可以看到以一个符号模块dff就是D触发器。
选中它之后可以在
右侧的符号模块预览窗口中看到dff的原理图，如图所示。
这时如果选中
Repeat-insertmode复选框即可以在原理图中重复复制多个dff。
图dff符号模块
点击【OK】按钮后，QuartusII会将窗口切换回原理图编辑器，鼠标变成
十字并跟随一个dff的符号模块略图。
将鼠标移动到需要放置dff的位置后点
击左键即可完成放置，如图所示。
图放置dff符号模块
4.在原理图中添加了dff符号模块后，需要为其搭配上输入输出模块。
添加输入输出模块的方法与添加dff的方法相同。
在Symbol对话框中的primitives
库中找到input和output模块并完成放置即可，完成添加并放置好的原理图
5.在input和output符号模块上双击打开属性对话框，如图所示。
按照
D触发器的输出、输入对其进行重命名，并点击【确定】按钮确认。
图添加输入输出符号模块
图重命名符号模块
6.点击工具栏重的按钮连接模块，将各个模块的输入输出端口对应连接到
一起，构成完整的原理图。
最终完成的D触发器原理图如图所示。
图最终完成的D触发器原理图
7.至此，已经完成了原理图方式的D触发器设计输入，接下来的编译、仿真
和配置器件流程与文本输入方式设计相同。
4．2．2编译
在标准PLD设计流程中，编译（Compilation）包括综合（Synthesis）和布局
布线（Place&
Route）两个阶段。
在综合阶段，综合器将HDL语言描述翻译成基本
的逻辑门、存储器、触发器等基本逻辑单元的连接关系，称为网表（Netlist）。
在这个过程中，综合器会根据用户的约束与本身的算法优化生成网表，目的是让
生成的设计拥有更快的速度并占有更好的资源。
完成综合后需要根据目标器件进
行布局布线，利用芯片内的可用逻辑资源最终将设计在物理层次上实现。
QuartusII将编译划分为Analysis&
Synthesis、Fitters、Assembler和
TimingAnalyzer4个阶段。
其中Analysis&
Synthesis就是综合，Fitters为
布局布线；
后面的Assembler用于生成编译输出文件，而TimingAnalyzer是时
序分析流程。
用户可以分别进行编译的这4个阶段，也可以直接执行完全编译让
QuartusII自动完成整个编译工作。
在我们这里举的例子中使用的是完全编译方
式进行编译。
1．启动编译
在QuartusII界面上执行菜单Processing－>
StartCompilation或者使用
Ctrl＋L快捷键启动QuartusII的完全编译。
可以在状态窗口中看到当前编译的
运行状态，如图所示。
图完全编译状态图完成编译
在编译的过程中QuartusII会在消息框中显示编译中的警告、错误和消息，
并在编译结束后给出完成的综合报告。
遇到编译错误，QuartusII会立即终止编
译流程，并给出错误信息，双击错误名称，QuartusII会自动在HDL代码等设计
源描述中定位出错位置。
2．完成编译
编译完成后，QuartusII会给出如图所示的对话框提示，并给出编译报
告，如图所示。
其中包括了设计的资源占有信息、时序分析报告等综合信息，
用户可以通过阅读这个报告了解QuartusII的编译结果。
资源占
编码报
图编译报告
3．查看RTL试图
通过执行Tool－>
RTLViewer菜单命令可以观察到设计的RTL试图，如图所
在QuartusII中，执行完AnalysisandElaboration流程后即可以观察RTL
电路图，所以RTL电路图是在综合及布局布线前生成的，并非设计的最终电路结
构。
RTL试图是设计的寄存器传输级展现，作为设计输入最忠实的体现，RTL试图
的主要作用是帮助设计者检查设计输入中的问题。
图RTL视图
从图中可以看到一个典型的D触发器的原理图，这与本例中的设计是一致
的。
4．2．3仿真
对工程的编译通过后，必须对其功能和时序性质进行仿真测试，以了解设计结
果是否满足原设计要求。
再把设计配置到器件之前，可以通过仿真对设计进行全
面测试，保证设计是在各种条件下都能有正确的响应。
仿真分为功能仿真和时序
仿真，功能仿真仅仅测试设计的逻辑功能；
而时序仿真不仅测试逻辑功能，而且
测试设计的目标器件处在最差情况下的时序关系。
本例中是在编译后进行仿真，已经包含了设计的延时信息属于时序仿真，具体
的操作步骤如下：
1）新建波形文件
在QuartusII界面中，执行File－>
New菜单命令，在弹出的新建对话框中选
择OtherFile选项卡，选择VectorWaveformFile项目，如图所示。
图新建仿真波形文件图另存仿真波形文
件
点击【OK】按钮，可以看到QuartusII创建的名为Waveform1.vmf的仿真波
形文
升级会员 