FPGA实验报告Word下载.docx
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（1）半加器原理图如下:
波形图如下:
封装后如下:
（2）一位全加器
延迟分析:
（3）八位全加器
波形图
六、总结
1仿真结果都比较理想。
2为了提高加法器的速度，可以采用流水线技术来进行设计以提高数字电路的整体运行速度。
流水线技术就是把在一个时钟周期内执行的操作分成几步较小的操作，并在多个较高速的时钟内完成。
EDA实验二
简单组合电路与时序电路的设计，具体要求参见教材第四章“VHDL设计初步”中的实验与设计（4-1,4-2）。
二（实验目的:
熟悉MAX+plus2的VHDL文本设计流程全过程，学习组合电路的设计，多层次电路设计，仿真和硬件测试。
三（实验内容1:
利用MAX+PLUS2完成2选1多路选择器的文本编辑输入和仿真测试等步骤。
实验内容2:
引脚锁定以及硬件下载测试。
四（实验报告:
1（简单组合电路的设计
（1）2选1多路选择器
程序如下:
波形如下:
（2）
2（简单时序电路的设计
（1）实验内容一:
设计触发器程序如下:
（2）实验内容二:
设计锁存器
EDA实验三
8位十六进制频率计设计，具体要求参见教材第五章“VHDL设计进阶”中的实验与设计（5-5）。
二（实验目的:
设计8位十六进制频率计，学习较复杂的数字系统设计方法。
三（实验原理:
根据频率的定义和频率测量的基本原理，测定信号的频率必须有一个脉宽为1秒的输入信号脉冲计数允许的信号;
1秒计数结束后，计数值锁入锁存器的所存信号并为下一侧频技术周期作准备的计数器清零信号。
四（实验内容1:
分别仿真测试模块1,2,3，再结合4完成频率计的完整设计和硬件实现，并给出其测频时序波形及其分析。
五（实验报告:
（一）测频控制电路
（二）32位锁存器
（三）32位计数器
（四）频率计顶层文件
EDA实验四
一（实验内容:
用状态机实现对ADC0809的采样控制电路，具体
要求参见教材第七章“有限状态机设计”中的实验与设计（7-2）。
二（实验目的:
学习用状态机对A/D转换器ADC0809的采样控制电路的实现。
三（实验要求:
1、利用状态机对ADC0809的采样控制电路进行描述;
2、进行波形仿真测试;
3、严格按照实验步骤进行实验;
4、管脚映射按照芯片的要求进行。
ADC0809是CMOS的8位A/D转换器，片内有8路模拟开关，可控制8个模拟量中的一个进入转换器中。
ADC0809的分辨率为8位，转换时间约100us，含锁存控制的8路多路开关，输出有三态缓冲器控制，单5V电源供电。
主要控制信号说明:
如图所示，START是转换启动信号，高电平有效;
ALE是3位通道选择地址（ADDC、ADDB、ADDA）信号的锁存信号。
当模拟量送至某一输入端（如IN1或IN2等），由3位地址信号选择，而地址信号由ALE锁存;
EOC是转换情况状态信号（类似于AD574的STATUS），当启动转换约100us后，EOC产生一个负脉冲，以示转换结束;
在EOC的上升沿后，若使输出使能信号
OE为高电平，则控制打开三态缓冲器，把转换好的8位数据结果输至数据总线。
至此ADC0809的一次转换结束了。
四、实验内容:
利用MAX+PLUS2对例7-12进行文本编辑输入和仿真测试;
给出果真波形。
最后进行引脚锁定并进行测试，硬件验证例7-12电路对ADC0809的控制功能。
测试步骤:
根据附图7，建议引脚锁定为START接PIO34，OE接PIO35，EOC接PIO8，ALE接PIO33,状态机时钟CLK接clock0（PIN2,
可选“65536hz”或者更高），ADDA接PIO32（ADDB和ADDC都接GND），ADC0809的8位输出数据线接PIO23~PIO16，锁定处处Q显示数码8/数码7（PIO47~PIO40）,
设目标器件是EPF10K10，建议选择实验电路结构图NO.5，将实验系统左下角选择插针处的“转换结束”和“A/D使能”用跳线帽短接。
下载目标文件后，可用螺丝刀旋转实验系统左下角的电位器，以便为ADC0809提供变化的待测模拟信号，这时数码管8和7将显示ADC0809采样输出并被所存的数字值（16进制）。
五、实验过程:
1、实验程序如下:
libraryieee;
useieee.std_logic_1164.all;
entityADCINTIS
PORT（D:
INSTD_LOGIC_VECTOR（7DOWNTO0）;
CLK,EOC:
INSTD_LOGIC;
LOCK1,ALE,START,OE,ADDA:
OUTSTD_LOGIC;
Q:
OUTSTD_LOGIC_VECTOR（7DOWNTO0））;
ENDADCINT;
ARCHITECTUREBEHAVOFADCINTIS
TYPESTATESIS（ST0,ST1,ST2,ST3,ST4,ST5,ST6）;
SIGNALCURRENT_STATE,NEXT_STATE:
STATES:
=ST0;
SIGNALREGL:
STD_LOGIC_VECTOR（7DOWNTO0）;
SIGNALLOCK:
STD_LOGIC;
BEGIN
ADDA<
='
1'
;
LOCK1<
=LOCK;
PRO:
PROCESS（CURRENT_STATE,EOC）BEGIN
CASECURRENT_STATEIS
WHENST0=>
ALE<
0'
START<
OE<
LOCK<
NEXT_STATE<
=ST1;
WHENST1=>
=ST2;
WHENST2=>
=ST3;
WHENST3=>
IF（EOC='
）THENNEXT_STATE<
ELSENEXT_STATE<
=ST4;
ENDIF;
WHENST4=>
ALE<
IF（EOC='
=ST5;
WHENST5=>
=ST6;
WHENST6=>
WHENOTHERS=>
ENDCASE;
ENDPROCESSPRO;
PROCESS（CLK）
IF（CLK'
EVENTANDCLK='
）THEN
CURRENT_STATE<
=NEXT_STATE;
ENDPROCESS;
PROCESS（LOCK）
IFLOCK='
ANDLOCK'
EVENTTHENREGL<
=D;
Q<
=REGL;
ENDBEHAV;
波形图为:
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