AD9226解析.docx

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AD9226解析

12位高速AD转换器AD9226

1引言

随着半导体技术、集成技术和计算机技术的飞速发展，数字技术已经渗入到科研、生产和生活的各个领域。

像数字仪器、数字通讯、数字电器和数字控制等以数字技术为基础的产品和系统层出不穷。

而对于自然界中广泛的以模拟信号为主的物理信号的数字技术处理，必然面临着模拟信号转换成数字信号的采集过程。

于是，在数字电路设计向着高速、超高速的方向发展的同时，与之相匹配的数据采集系统必须具有更高的采样速率，同时能提供更丰富的原始数据信息。

A/D转换器的基本原理：

典型的A/D转换器一般包括前置滤波器、采样/保持电路、量化电路和编码电路。

前置滤波被称为抗混叠滤波，是为了防止高频信号混叠到A/D转换器的基带内。

混叠滤波通常是由A/D转换器本身的带宽限制特性来实现。

紧接着是采样/保持电路，这个电路在采样时钟的控制下对输入信号进行采样，使其成为时间离散信号；保持电路则在转换过程中保持采样值不变。

A/D转换器将采样到的模拟信号转换成相应的输出代码，这段时间被称为A/D转换器的转换时间。

转换通过量化步骤来完成。

量化和编码过程就是实际的转换过程，将时间离散的信号量转化为最接近的二进制码输出。

2概述

AD9226是ADI公司生产的单片、单电源供电、12位精度、65Msps高速模数转换器，片内集成高性能的采样保持放大器（sample-and-holdamplifierSHA）和参考电压源。

AD9226采用带有误差校正逻辑的多级差分流水结构，以保证在65Msps采样率下获得精确的12位数据。

同时，AD9226还具有较低的功耗（475mw）和较高的信噪比（69dB）。

3主要特性

3.1引脚功能

AD9226有28-LeadSSOP（28脚窄间距小外型塑封）和48-LeadLQFP（48脚薄型四方扁平封装）两种封装格式。

首先以28-LeadSSOP为例介绍，其引脚分布如图1所示：

图1

功能定义为：

DRVDD为数字电源引脚，工作电压3V/5V。

DRVSS为数字地。

AVDD为模拟电源引脚，工作电压为+5V。

AVSS为模拟地。

VINA、VINB分别为差分模拟输入的正输入端和输入端。

MODE为模式选择引脚，有输出数据码制选择和时钟信号稳定两种功能的设置，其中数码制包括直接2进制输出和2进制的补码输出两种格式。

CAPB、CAPT为参考源的噪声抑制引脚。

REFCOM为参考电压的接地引脚，该引脚接模拟地。

VREF为参考电压的输入或输出引脚。

当使用芯片内部参考源时，内部参考电压从VREF引脚输出;当使用外部参考源时，外部参考电压从VREF引脚输入。

SENSE为参考电压的选择输入引脚。

当SENSE为低电平时，芯片使用内部参考源：

当SENSE为高电平时，芯片的参考电压由外部电路提供。

OTR为模拟输入电压超量程标志的输出引脚，当OTR为高电平时，表明模拟输入电压超出规定的电压范围。

BITl～BITl2为12位数据输出引脚，其中，BITl为最高数据有效位而BITl2为最低数据有效位。

CLK为时钟输入引脚。

接下来介绍48-LeadLQFP封装图，如图2所示：

图2

对比两种封装格式，得出48-LeadLQFP多出3个管脚：

OEB：

输出使能管脚，具有三态功能。

置低，则输出使能。

置高，输出为高阻。

CMLEVEL：

供电电压中间值，由于AVDD=5V,CML的值约等于2.5V。

VR：

内置偏压点。

整体回路中的某个点，测量它相对某个基准点的电压（是整体回路电压的1/n）就称之为该点的偏压，各段电路的偏压之和就是整体回路电压，相应位置的电流就是偏压电流。

3.2输入输出特性

3.2.1时钟输入

AD9226采用单一的时钟信号来控制内部所有的转换，A/D采样是在时钟的上升沿完成。

在65Msps的转换速率下，采样时钟的占空比应保持在45％~55％之间；在低电平期间，输入SHA处于采样状态；高电平期间，输入SHA处于保持状态。

图3为其时序图，图中TOD为数据延迟时间，最小值为3.5ns，最大值为7ns。

图3

从图中可以看出：

由于AD9226采用的多级流水结构，其在每个时钟周期的上升沿捕获一个采样，八个周期以后才可以输出转换结果。

3.2.2模拟输入

AD9226有高度灵活的输入结构，可以方便地和单端或差分输入信号进行连接。

采用单端输入时，VINA可通过直流或交流方式与输入信号耦合，VINB要偏置到合适的电压；采用差分输入时，VINA和VINB要由输入信号同时驱动。

3.2.3数字输出

一般情况下，AD9226采用直接二进制码输出12位的转换数据。

而设计者也可通过设置MODE引脚来采用二进制码补码形式。

具体设置如下表：

表1

MODE引脚设置

输出数据格式

时钟信号稳定功能

DNC

二进制码

禁止

AVDD

二进制码

容许

GND

二进制补码

容许

10KW

二进制补码

禁止

3.3参考电压及量程的选用

通过改变SENSE的外部连接能方便的选择参考电源为内部方式或外部方式，并能灵活的改变参考电压的大小。

当SENSE与AVSS相连，VREF是2.0V;当SENSE与VREF直接相连，VREF是1.0V；当SENSE与VREF之间接R1电阻，而与REFCOM之间接R2电阻时，则VREF为1+R1/R2（1～2V）；当SENSE与AVDD相连，表示禁用内部参考源。

其中静态方式为VREF接外部参考电压源，参考电压为l～2V；动态方式为VREF接AVSS，而外部参考电压源接CAPT和CAPB端，参考电压由外部驱动的CAPB、CAPT决定。

采用内部参考源具有电路简单的优点，但内部参考源的误差和温漂都比较大。

AD9226的量程是由参考电压VREF的值决定的，即满量程=VREF。

实际使用的AD模块中SENSE与AVSS相连，即采用内部参考电源，则VREF为2V。

3.4AD主要技术指标

1.分辨率（Resolution）

假设一个A/D器件的输入电压范围为（-V,V），转换位数为n，即它有

个量化电平，则它的分辨率为2V/

。

2.积分非线性（IntegratedNonlinearity,INL）

积分非线性定义为积分非线性定义为实际转换曲线相对于理想转换曲线的偏差。

参数表中一般取其最大值。

常用LSB来表示。

积分非线性为每一位DNL误差的积分。

INL误差表示设计的转换器的测量结果距离理想转换函数有多远。

对于一个12位系统来讲，±2LSB的INL误差相当于2/4096或0.05%的最大非线性误差。

图4

3.微分非线性（DifferentialNonlinearity,DNL）

表示实际的有限分辨率特性中相邻编码间的间隔，以百分比或LSBs为单位。

INL是DNL的积分，这就是通常DNL为什么没有被作为关键参数的原因所在。

一个性能优良的A/D转换器常常声称“无丢失码”。

这就是说当输入电压扫过输入范围时，所有输出码组合都会依次出现在转换器的输出端。

当DNL误差小于±1LSB时就能够保证没有丢失码。

DNL在一个方向上进行测量，通常是沿着转换函数向上走。

将造成码[N]跳变所需的输入电压值和码[N+1]时相比较，如果相差为1LSB，DNL误差就为零；如果大于1LSB，则DNL误差为正值；如果小于1LSB，DNL误差则为负值。

图5为3位AD转换器的INL和DNL的例子：

图5

4.失调误差（OffsetError）

失调误差定义为：

对直接的二进制编码数字输出从全0变为000…01时实际需要的模拟输入值与理想值之间的差值。

以3位AD转换器为例，如图6所示：

图6

5.增益误差（GainError）

增益误差指的是实际输出曲线与理想输出曲线斜率的偏差。

以3位AD转换器为例，如图7所示：

图7

6.无杂散动态范围（SpuriousFreeDynamicRange,SFDR）

无杂散动态范围指的是第一Nyquist区内测得信号幅度的有效值与最大杂散分量有效值之比的分贝数。

反映的是ADC输入端存在大信号时能检测出有用小信号的能力。

4AD评估板分析

AD模块原理图如8所示：

图8

AD9226管脚1接外部时钟信号，CLK后串接电容C10，起到了隔直通交的作用，同时滤除高频分量，使信号的上升沿和下降沿不要太陡。

AD9226高电平输入电压至少达到2.4V，所以在电路中添加上拉电阻R1抬升CLK输入端电压。

在数字电路中，几乎所有的器件都处在高频的时序电平切换状态，于是对电源的产生频率很高的忽高忽低的电流需求，这样电流就形成了传导的脉冲干扰，对其他数字器件可能产生误动作，严重影响电路的正常工作，所以一般的数字IC，在电源的引脚旁，一般都有个0.1uF的去耦电容。

图中C11,C12,C13,C14皆为去耦电容。

在原电路图中，模拟输入端并联50电阻R6,这种设计主要是出于对射频电路中阻抗匹配的考虑。

射频都是以50欧的传输线阻抗作为标准的，因为运放的输入阻抗高，输出阻抗低。

所以一般在输入并接一个50欧电阻，将输入节点的等效电阻拉低到50欧去匹配传输线，在实际的电路系统中，芯片的输入阻抗很高，因此对单电阻形式来说，负载端的并联电阻值必须与传输线的特征阻抗相近或相等。

传输线的特征阻抗为50Ω，则R值为50Ω。

此AD评估板并不应用于射频电路中，因此去除了原电路中的电阻R6。

模拟输入端原本为单端输入，并联1k电阻R3,使得VINA,VINB同时有正负电压输入，达到差分输入目的。

输入端等效为内阻r和理想电压源Vin。

由电路的叠加原理：

在线性系统或线性电路中，如果有两个或两个以上的激励同时作用，则响应等于诸激励分别单独作用下产生的诸响应分量之和,可得VINA端输入为：

其中VINB=VREF=2V

5基于AD9226的外围电路设计

5.1模拟输入电路

输入模式应该选取2V差分输入（如图）。

模拟信号采用差分输入可以改善很多性能，其中最主要的一点就是差分结构对模拟输入信号的偶次谐波有较高的抑制性。

从PCB的角度来讲，采用差分结构有如下优点：

第一，对共模信号有好的抑制作用；第二，对于像地和电源噪声等的杂散信号有高的共模抑制度。

图9

5.2电源，接地，去耦

为了充分发挥AD9226的性能，以获得更好的效果，采样单元应该采用多层PCB，且电源和地应分别作为单独层来处理。

电源必须使用适当的去耦技术，常常在电源的输入端使用一个高质量的钽电容通过大面积、低阻抗的接地面进行去耦，将低频噪声旁路，同时使用小的铁氧体磁珠可减少电路其他部分的高频噪声。

在电源和地之间使用表贴的片状陶瓷电容是比较理想的，因为这种电容的寄生电感很小。

ADC的所有电源管脚都就近对地接去耦电容。

模拟地和数字地分开布线，并在一点用磁珠FB相连。

磁珠对MHz级以上的信号有较好的吸收作用，能有效降低时钟电源、数字电源对AD9226模拟电源的影响，以及数字地对模拟地的影响。

5.3对AD模块PCB板的考虑

高速A/D转换器的布板需要高速电路的设计技巧，A/D转换器对外围的模拟和数字器件都比较敏感，在对采样单元电路PCB板布局的时候，要考虑到下面的一些规则，这样才有可能让A/D转换器发挥更好的性能。

●所有的旁路电容尽可能靠近器件安装，最好和ADC在同一层面，采用表面贴器装元件使引线最短，减小寄生电感和电容。

●模拟电源、数字电源、基准电源和输入公共端采用两个0.1μF的陶瓷电容和一个10μF双极性电容并联对地旁路。

●采用具有独立的地平面和电源平面的多层电路板，保证信号的完整性。

●实现模拟电源和数字电源分割。

●高速数字信号线应远离敏感的模拟信号线。

●所有的信号线应尽可能短，而且无90拐角。

●时钟输入要作为模拟输入信号来处理，远离任何模拟输入和数字信号。