C.输入缓冲D.输出缓冲
6.VHDL语言是一种结构化设计语言；一个设计实体<电路模块）包括实体与结构体两部分，结构体描述___________。
A.器件外部特性B.器件的内部功能
C.器件外部特性与内部功能D.器件的综合约束
7.电子系统设计优化，主要考虑提高资源利用率减少功耗<即面积优化），以及提高运行速度<即速度优化）；下列方法中________不属于面积优化。
A.流水线设计B.资源共享
C.逻辑优化D.串行化
8.进程中的信号赋值语句，其信号更新是_________。
A.立即完成B.在进程的最后完成
C.按顺序完成D.都不对
9.不完整的IF语句，其综合结果可实现________。
A.时序逻辑电路B.组合逻辑电路
C.双向电路D.三态控制电路
10.状态机编码方式中，其中_________占用触发器较多，但其简单的编码方式可减少状态译码组合逻辑资源，且易于控制非法状态。
A.一位热码编码B.顺序编码
C.状态位直接输出型编码D.格雷码编码
二、VHDL程序填空
1.下面程序是1位十进制计数器的VHDL描述，试补充完整。
LIBRARYIEEE。
USEIEEE._____________.ALL。
USEIEEE.STD_LOGIC_UNSIGNED.ALL。
ENTITYCNT10IS
PORT（CLK:
INSTD_LOGIC。
Q:
OUTSTD_LOGIC_VECTOR（3DOWNTO0>>。
ENDCNT10。
ARCHITECTUREbhvOF______IS
SIGNALQ1:
STD_LOGIC_VECTOR（3DOWNTO0>。
BEGIN
PROCESS（CLK>
_______
IF__________________THEN--边沿检测
IFQ1>10THEN
Q1<=（OTHERS=>'0'>。
--置零
ELSE
Q1<=Q1+1。
--加1
ENDIF。
ENDIF。
ENDPROCESS。
__________
ENDbhv。
2.下面是一个多路选择器的VHDL描述，试补充完整。
LIBRARYIEEE。
USEIEEE.STD_LOGIC_1164.ALL。
ENTITYbmuxIS
PORT（sel:
____STD_LOGIC。
A,B:
INSTD_LOGIC_VECTOR（7DOWNTO0>。
Y:
____STD_LOGIC_VECTOR（___DOWNTO0>>。
ENDbmux。
ARCHITECTUREbhvOFbmuxIS
BEGIN
y<=Awhensel='1'______
______。
ENDbhv。
三、VHDL程序改错
仔细阅读下列程序，回答问题
LIBRARYIEEE。
--1
USEIEEE.STD_LOGIC_1164.ALL。
--2
ENTITYLED7SEGIS--3
PORT（A:
INSTD_LOGIC_VECTOR（3DOWNTO0>。
--4
CLK:
INSTD_LOGIC。
--5
LED7S:
OUTSTD_LOGIC_VECTOR（6DOWNTO0>>。
--6
ENDLED7SEG。
--7
ARCHITECTUREoneOFLED7SEGIS--8
SIGNALTMP:
STD_LOGIC。
--9
BEGIN--10
SYNC:
PROCESS（CLK,A>--11
BEGIN--12
IFCLK'EVENTANDCLK='1'THEN--13
TMP<=A。
--14
ENDIF。
--15
ENDPROCESS。
--16
OUTLED:
PROCESS（TMP>--17
BEGIN--18
CASETMPIS--19
WHEN"0000"=>LED7S<="0111111"。
--20
WHEN"0001"=>LED7S<="0000110"。
--21
WHEN"0010"=>LED7S<="1011011"。
--22
WHEN"0011"=>LED7S<="1001111"。
--23
WHEN"0100"=>LED7S<="1100110"。
--24
WHEN"0101"=>LED7S<="1101101"。
--25
WHEN"0110"=>LED7S<="1111101"。
--26
WHEN"0111"=>LED7S<="0000111"。
--27
WHEN"1000"=>LED7S<="1111111"。
--28
WHEN"1001"=>LED7S<="1101111"。
--29
ENDCASE。
--30
ENDPROCESS。
--31
ENDone。
--32
1.在程序中存在两处错误，试指出，并说明理由：
2.修改相应行的程序：
错误1行号：
程序改为：
错误2行号：
程序改为：
四、阅读下列VHDL程序，画出原理图LIBRARYIEEE。
USEIEEE.STD_LOGIC_1164.ALL。
ENTITYHADIS
PORT（a:
INSTD_LOGIC。
b:
INSTD_LOGIC。
c:
OUTSTD_LOGIC。
d:
OUTSTD_LOGIC
>。
ENDENTITYHAD。
ARCHITECTUREfh1OFHADIS
BEGIN
c<=NOT（aNANDb>。
d<=（aORb>AND（aNANDb>。
ENDARCHITECTUREfh1。
五、请按题中要求写出相应VHDL程序
1.带计数使能的异步复位计数器
输入端口：
clk时钟信号
rst异步复位信号
en计数使能
load同步装载
data<装载）数据输入，位宽为10
输出端口：
q计数输出，位宽为10
2.
看下面原理图，写出相应VHDL描述
六、综合题
下图是一个A/D采集系统的部分，要求设计其中的FPGA采集控制模块，该模块由三个部分构成：
控制器控制器Adram是一个LPM_RAM_DP单元，在wren为’1’时允许写入数据。
试分别回答问题
下面列出了AD574的控制方式和控制时序图
AD574逻辑控制真值表CE
CS
RC
K12_8
A0
工作状态
0
X
X
X
X
禁止
X
1
X
X
X
禁止
1
0
0
X
0
启动12位转换
1
0
0
X
1
启动8位转换
1
0
1
1
X
12位并行输出有效
1
0
1
0
0
高8位并行输出有效
1
0
1
0
1
低4位加上尾随4个0有效
AD574工作时序：
1.要求AD574工作在12位转换模式，K12_8、A0在control中如何设置
2.试画出control的状态机的状态图
3.对地址计数器模块进行VHDL描述
输入端口：
clkinc计数脉冲
cntclr计数器情零
输出端口：
rdaddrRAM读出地址，位宽10位
4.根据状态图，试对control进行VHDL描述
5.已知adram的端口描述如下
ENTITYadramIS
PORT
（
data:
INSTD_LOGIC_VECTOR（11DOWNTO0>。
--写入数据
wraddress:
INSTD_LOGIC_VECTOR（9DOWNTO0>。
--写入地址
rdaddress:
INSTD_LOGIC_VECTOR（9DOWNTO0>。
--读地址
wren:
INSTD_LOGIC:
='1'。
--写使能
q:
OUTSTD_LOGIC_VECTOR（11DOWNTO0>--读出数据
>。
ENDadram。
试用例化语句，对整个FPGA采集控制模块进行VHDL描述
EDA試卷答案
一、单项选择题
1、2.基于EDA软件的FPGA/CPLD设计流程为：
原理图/HDL文本输入→__A__→综合→适配→____B____→编程下载→硬件测试。
P14
A.功能仿真B.时序仿真
C.逻辑综合D.配置
3.IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为__A___。
P25
A.软IPB.固IP
C.硬IPD.全对
4.综合是EDA设计流程的关键步骤，在下面对综合的描述中，_____D____是错误的。
P15
A.综合就是把抽象设计层次中的一种表示转化成另一种表示的过程。
B.综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件。
C.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。
D.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的<即综合结果是唯一的）。
5.大规模可编程器件主要有FPGA、CPLD两类，其中CPLD通过___A__实现其逻辑功能。
P42
A.可编程乘积项逻辑B.查找表C.输入缓冲D.输出缓冲
6.VHDL语言是一种结构化设计语言；一个设计实体<电路模块）包括实体与结构体两部分，结构体描述_____B___。
P274
A.器件外部特性B.器件的内部功能
C.器件外部特性与内部功能D.器件的综合约束
7.电子系统设计优化，主要考虑提高资源利用率减少功耗<即面积优化），以及提高运行速度<即速度优化）；下列方法中___A___不属于面积优化。
P238
A.流水线设计B.资源共享
C.逻辑优化D.串行化
8.进程中的信号赋值语句，其信号更新是___B____。
P134
A.立即完成B.在进程的最后完成
C.按顺序完成D.都不对
9.不完整的IF语句，其综合结果可实现__A__。
P147
A.时序逻辑电路B.组合逻辑电路
C.双向电路D.三态控制电路
10.状态机编码方式中，其中__A__占用触发器较多，但其简单的编码方式可减少状态译码组合逻辑资源，且易于控制非法状态。
P221
A.一位热码编码B.顺序编码
C.状态位直接输出型编码D.格雷码编码
二、VHDL程序填空
1.下面程序是1位十进制计数器的VHDL描述，试补充完整。
LIBRARYIEEE。
USEIEEE.STD_LOGIC_1164.ALL。
USEIEEE.STD_LOGIC_UNSIGNED.ALL。
ENTITYCNT10IS
PORT（CLK:
INSTD_LOGIC。
Q:
OUTSTD_LOGIC_VECTOR（3DOWNTO0>>。
ENDCNT10。
ARCHITECTUREbhvOFCNT10IS
SIGNALQ1:
STD_LOGIC_VECTOR（3DOWNTO0>。
BEGIN
PROCESS（CLK>
BEGIN
IFCLK'EVENTANDCLK='1'THEN--边沿检测
IFQ1>10THEN
Q1<=（OTHERS=>'0'>。
--置零
ELSE
Q1<=Q1+1。
--加1
ENDIF。
ENDIF。
ENDPROCESS。
Q<=Q1。
ENDbhv。
2.下面是一个多路选择器的VHDL描述，试补充完整。
LIBRARYIEEE。
USEIEEE.STD_LOGIC_1164.ALL。
ENTITYbmuxIS
PORT（sel:
INSTD_LOGIC。
A,B:
INSTD_LOGIC_VECTOR（7DOWNTO0>。
Y:
OUTSTD_LOGIC_VECTOR（7DOWNTO0>>。
ENDbmux。
ARCHITECTUREbhvOFbmuxIS
BEGIN
y<=Awhensel='1'ELSE
B。
ENDbhv。
三、VHDL程序改错
仔细阅读下列程序，回答问题
LIBRARYIEEE。
--1
USEIEEE.STD_LOGIC_1164.ALL。
--2
ENTITYLED7SEGIS--3
PORT（A:
INSTD_LOGIC_VECTOR（3DOWNTO0>。
--4
CLK:
INSTD_LOGIC。
--5
LE
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