EDA技术复习大纲1docx.docx
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EDA技术复习大纲1docx
EDA技术复习大纲
1.题型：
填空，判断改错，编程题编程题、问答题，共100分。
2.EDA、FPGA及quartus软件基础知识：
如quartus相关文件的
后缀名；quartus软件使用常用命令，如管脚分配，编译，编
程下载等
3.复习计数器、分频电路的设计、7段译码器设计、数字时钟、
数字秒表的设计。
4.编程题实体部分已经写好。
EDA复习基础知识要点
1.EDA的概念
EDA（电了设计自动化）是现代电了设计技术的核心。
EDA就是依靠功能强大的电了计算机,在EDA.T具软件平台上，对以硬件描述语言HDL为系统逻辑描述手段完成的设计文件，白动的完成逻辑编译、化简、分割、综合优化仿真，直至下载到可编程逻辑器件CPLD/FPGA或专用集成电路ASIC芯片中，实现既定的电子线路的功能。
2.EDA的发展阶段
CAD是EDA技术发展的早期阶段，此阶段仅仅使用计算机进行辅助绘图工作。
CAE是在CAD的工貝逐步完善的基础上发展起來的，它开始用计算机将许多单点工具集成在一起使用。
20卅纪90年代电了技术的飞速发展促使现在的EDA技术的形成。
出现了EDA设计的概念,并发展至今天。
3.EDA设计流程
1设计准备②设计输入③设计处理④设计校验⑤器件编程⑥器件验证
4.设计输入的三种方式
1原理图方式②文本输入方式③波形输入方式
5.设计处理的步骤
1设计编译和检杳（信号线有无漏接，信号有无双重来源，关键词有无错课）
2优化设计和综合
3适配和分割
4布局和布线
5牛成编程数据文件
6.常用对应的后缀名
1原理图文件.bdf
2VHDL语言文件.vhd
3VerilogHDL文件.v
4仿真波形文件.vwf
7.可编程逻辑器件的分类
1按集成密度分类
可编程逻辑器件从集成密度上可分为低密度可编程逻辑器件LDPLD和高密度可编程逻辑器件HDPLD两类。
LDPLD通常是指早期发展起来的、集成密度小于100（）I'J//f左右的PLD如ROM、PLA、PAL和GAL等。
HDPLD包括口J擦除叫编程逻辑器件EPLD（ErasableProgrammableLogicDevice）、复杂口J编程逻辑器件CPLD（ComplexPLD）和FPGA三种，其集成密度大于1000门/片。
如Altera公司的EPM9560,其密度为12000门/片，Lattice公司的pLSl/ispLSI3320为14000门/片等。
IT前集成度最高的HDPLD可达5亿晶体管/片以上。
2按编程方式分类
可编程逻辑器件的编程方式分为两类：
一次性编程OTP（OneTimeProgrammable）器件和口J多次编程MTP（ManyTimeProgrammable）器件。
OTP器件是属于一次性使用的器件，只允许用八対器件编程一次，编程后不能修改，其优点是可靠性与集成度高，抗干扰性强。
MTP器件是属于可多次重复使用的器件，允许用户对其进行多次编程、修改或设计，特别适合于系统样机的研制和初级设计者的使用。
3根据各种可编程元件的结构及编程方式，可编程逻辑器件通常乂可以分为四类：
a.采用一次性编程的熔丝（Fuse）或反熔丝（Antifuse）元件的可编程器件，如PROM、PAL和EPLD等。
b.采用紫外线擦除、电町编程元件，即采川EPROM、UVCMOS工艺结构（即指EEPROM工艺结构）的可多次编程器件。
c.采用电擦除、电可编程元件。
其中一种是E2PROM,另一种是采用快闪存储器单元（FlashMemory）结构的可多次编程器件。
d.基于基于查找农LUT、静态存储器SRAMT艺的可多次编程器件。
目前多数FPGA是基于SRAM结构的可编程器件。
4按结构特点分类
PLD按结构特点分为阵列型PLD和现场可编程门阵列型FPGA两大类。
阵列型PLD的基本结构由与阵列和或阵列组成。
简单PLD（如PROM、PLA、PAL和GAL等、EPLD和CPLD都属于阵列型PLDo
现场可编程门阵列型FPGA具冇门阵列的结构形式，它冇许多町编程单元（或称逻辑功能块）排成阵列组成，称为单元型PLD。
5按其结构的复杂程度及性能的不同分类
一-般可分为四种：
SPLD、CPLD、FPGA及ISP器件。
8.4种不同的可编程逻辑器件
1简单可编程逻辑器件（SPLD）
简单可编程逻辑器件SPLD（SimpleProgrammableLogicDevice）是可编程逻辑器件的早期产品。
最早出现在20世纪70年代，主要是可编程只读存储器（PROM）、可编程逻辑阵列（PLA）、可编程阵列逻辑（PAL）及通用阵列逻辑（GAL）器件等。
简单PLD的典型结构是由与阵列及或阵列组成的，能有效实现以“乘积和”为形式的布尔逻辑函数。
2复杂可编程逻辑器件（CPLD）
复朵可编程逻辑器件CPLD（ComplexProgrammableLogicDevice）出现在20世纪80年代末期。
其结构上不同于早期SPLD的逻辑门编程，而是采用基于乘积项技术和E2PROM（或Flash）工艺的逻辑块编程，不但能实现各种时序逻辑控制，更适合做复杂的组合逻辑电路。
3现场可编程门阵列（FPGA）
现场"J编程门阵列FPGA（FieldProgrammableGateArray）是由美国Xilinx（赛灵思）公司率先开发的一种通用型用户可编程器件。
FPGA与SPLD和CPLD的结构完全不同，它不包JS与门和或门，目询应用最多的FPGA是采用对基于查找表技术和SRAM工艺的逻辑块编程來实现所盂的逻辑功能的。
同CPLD相比，它的逻辑块的密度更高、触发器更多、设计更灵活,多用于人规模电路的设计，尤其更适合做复杂的时序逻辑。
但由于FPGA采用的是SRAMT艺，掉电后数据会丢失，因此实际应用时还须外挂一个E2PR0M或FlashMemory來存储编程数据。
4在系统可编程逻辑器件（ISP）
在系统可编程逻辑器件ISP（In-SystemProgrammablePLD，通常简称ISP-PLD）是1992年由美国的Lattice（莱迪思）公司率先推出的。
它是一种采用了在系统可编程技术的PLD,与传统编程技术的最大区别是它不使用编程器，而是通过下载电缆与计算机直接相连，用户在自己设计的口标系统屮直接对器件编程。
这种全新的设计方法对以使可编程逻辑器件先装配后编程，成为产殆示还可以反复编程，使生产维护和系统更新都发生了革命性的变化。
在系统编程是使用一根下载电缆一端连在计算机的并行打印口上，另一端接在装配了可编程逻辑器件的PCB板上的插头屮（口前大都使用JTAG口）,早期的PLD是不支持ISP技术的,目前的CPLD、FPGA都支持1SP技术可实现在线编程。
8.ISP概念
ISP（In-SystemProgramming）在系统「“编程，指电路板上的空白器件可以编程丐入最终用户代码，而不需要从电路板上取下器件。
9.VHDL的概念
VHDL全名超高速集成电路硬件描述语言（Very-High-SpeedIntegratedCircuitHardwareDescriptionLanguage）。
其有以卜几个特点：
1VHDL具冇强大的功能，覆盖面广，描述能力强。
2VHDL有良好的可读性。
3VHDL有良好的可移植性。
4使用VHDL可以延长设计的生命周期。
5VHDL支持人规模设计的分解和已有设计的再利用。
6VHDL有利于保护知识产权。
1、2.基于EDA软件的FPGA/CPLD设计流程为：
原理图/HDL文本输入一一综合一适
配〜〜编程下载〜硬件测试。
A.功能仿真B.时序仿真
C.逻辑综合D.配置
3.1P核在EDA技术和开发中具有十分重要的地位;提供用VHDL等硬件描述语言描述的功能块,
但不涉及实现该功能块的具体电路的IP核为。
A.软IPB.固IP
C.硬IPD.全对
4.综合是EDA设计流程的关键步骤，在下面对综合的描述中，是错误的。
A.综合就是把抽象设计层次中的-•种表示转化成另-•种表示的过程。
B.综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件。
C.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。
D.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）。
5.大规模可编程器件主要有FPGA、CPLD两类，其中CPLD通过实现其逻辑功能。
A.可编程乘积项逻辑B.查找表（LUT）
C.输入缓冲D.输岀缓冲
6.VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结
构体描述O
A.器件外部特性B.器件的内部功能
C.器件外部特性与内部功能D.器件的综合约束
7.电子系统设计优化，主要考虑提高资源利用率减少功耗（即血积优化），以及提高运行速度（即
速度优化）；下列方法中不属于面积优化。
A.流水线设计B.资源共享
C.逻辑优化D.串行化
8.进程中的信号赋值语句，其信号更新是o
A.立即完成B.在进程的最后完成
C.按顺序完成D.都不对
9.不完鉴的IF语句，其综合结果可实现。
A.时序逻辑电路B.组合逻辑电路
C.双向电路D.三态控制电路
10.状态机编码方式中，其中占用触发器较多，但英简单的编码方式可减少状态译码组
合逻辑资源，且易于控制非法状态。
A.一位热码编码B.顺序编码
C.状态位直接输出型编码D.格雷码编码
二、VHDL程序填空
1.下面程序是1位十进制计数器的VHDL描述，试补充完整。
LIBRARYIEEE;
USEIEEE..ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYCNT10IS
PORT（CLK:
INSTD_LOGIC;
Q:
OUTSTD_LOGIC_VECTOR（3DOWNTO0））;
ENDCNT10;
ARCHITECTUREbhvOFIS
SIGNALQI:
STD_LOGIC_VECTOR{3DOWNTO0）;
BEGIN
PROCESS（CLK）
IFTHEN—边沿检测
IFQI>10THEN
QI<=（OTHERS=>•O1）;--置零
ELSE
Ql<=Ql+1;—加1
ENDIF;
ENDIF;
ENDPROCESS;
ENDbhv;
2.下面是一个多路选择器的VHDL描述，试补充完整。
LIBRARYIEEE;
USEIEEE・STD_LOGIC_：
L：
L64・ALL;
ENTITYbmuxIS
PORT（sei:
STD_LOGIC;
A,B:
INSTD_LOGIC_VECTOR（7DOWNTO0）;
Y:
STD_LOGIC_VECTOR（DOWNTO0））;
ENDbmux;
ARCHITECTUREbhvOFbmuxIS
BEGIN
y<=Awhensei=111
ENDbhv;
三、VHDL程序改错
仔细阅读下列程序，凹答问题
LIBRARYIEEE;
——1
USEIEEE.STD_LOGIC_1164.ALL;
—2
ENTITYLED7SEGIS
—3
PORT（A:
INSTD_LOGIC_VECTOR（3DOWNTO0）;
——4
CLK:
INSTD_LOGIC;
——5
LED7S:
OUTSTD_LOGIC_VECTOR（6DOWNTO0））;
——6
ENDLED7SEG;
——7
ARCHITECTUREoneOFLED7SEGIS
——8
SIGNALTMP:
STD_LOGIC;
——9
BEGIN
—10
SYNC:
PROCESS（CLK,A）
—11
BEGIN
—12
IFCLK1EVENTANDCLK=111THEN
—13
TMP<=A;
——14
ENDIF;
—15
ENDPROCESS;
—16
OUTLED:
PROCESS（TMP）
—17
BEGIN
—18
CASETMPIS
—19
WHENn0000n=>LED7S<=,,0111111n;
—20
WHENn0001n=>LED7S<=n0000110n;
—21
WHENn0010n=>LED7S<=n1011011n;
—22
WHENn0011n=>LED7S<=n1001111n;
—23
WHENn010Cn=>LED7S<=n1100110n;
―24
WHENn0101,T=>LED7S<=n1101101n;
—25
WHENn0110IT=>LED7S<=n1111101n;
—26
WHENn0111n=>LED7S<=,,0000111n;
—27
WHEN”1000”=>LED7S<=
—28
WHENn1001n=>LED7S<=,,1101111n;
—29
ENDCASE;
—30
ENDPROCESS;
—31
ENDone;
——32
1.在程序中存在两处错误，试指出，并说明理由:
2.修改相应行的程序：
错误1
行号：
程序改为:
错误2
行号：
程序改为:
四、阅读下列VHDL程序，画出原理图（RTL级）
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYHADIS
PORT（
\•
a:
INSTD_LOGIC;b:
INSTD_LOGIC;c:
OUTSTD_LOGICd:
OUTSTD_LOGIC
/t
ENDENTITY
HAD;
ARCHITECTUREfhlOFHADIS
BEGIN
c<=NOT（aNANDb）;
d<=（aORb）AND（aNANDb）;ENDARCHITECTUREfhl;
五、请按题中要求写出相应VHDL程序
1.带计数使能的异步复位计数器输入端口：
elk时钟信号
rstenloaddata输出端口：
q
界步复位信号
计数使能
同步装载
（装载）数据输入，位宽为10
计数输出，位宽为10
2.看下面原理图，写出相应VHDL描述
<=>y
六、综合题
下图是一个A/D采集系统的部分，要求设计其中的FPGA采集控制模块，该模块由三个部分构成：
控制器（Control）＞地址计数器（addrent）^内嵌双IIRAM（adram）o控制器（control）是一个状态机，完成AD574的控制，和adram的写入操作。
Adram是一个LPM_RAM_DP单元，在wren为T时允许写入数据。
试分别回答问题
ITGA采集控制
卜•而列出了AD574的控制方式和控制吋序图
AD574逻辑控制真值表（X表示任意）
CE
CS
RC
K128
A0
工作状态
0
X
X
X
X
禁止
X
1
X
X
X
禁I上
1
0
0
X
0
启动12位转换
1
0
0
X
1
启动8位转换
1
0
1
1
X
12位并行输出有效
1
0
1
0
0
高8位并行输出有效
1
0
1
0
1
低4位加上尾随4个0冇效
RC
STATUS々~20us—
AD574I作时序：
D[11：
0]2〔DE：
0）
1.要求AD574I作在12位转换模式,K12_8、A0在control中如何设置
2.试画出control的状态机的状态图
3.对地址计数器模块进行VHDL描述
输入端口：
clkinc计数脉冲
cntclr计数器情零
输出端口：
rdaddrRAM读出地址，位宽10位
4.根据状态图，试对control进行VHDL描述
5.已知adram的端口描述如卜-
ENTITYadramIS
PORT
（
data:
INSTD_LOGIC_VECTOR（11DOWNTO0）;―写入数据wraddress:
INSTD_LOGIC_VECTOR（9DOWNTO0）;—写入地址rdaddress:
INSTD_LOGIC_VECTOR（9DOWNTO0）;—读地址wren:
INSTD_LOGIC:
=111;--写^（吏能
q:
OUTSTD_LOGIC_VECTOR（11DOWNTO0）―读出数据
）;
ENDadram;
试用例化语句，对整个FPGA采集控制模块进行VHDL描述
EDA試卷答案
一、单项选择题
1、2.基于EDA软件的FPGA/CPLD设计流程为：
原理图/HDL文本输入〜_A_-综合〜适配一—B—一编程下载一硕件测试。
P14
A.功能仿真B.时序仿真
C.逻辑综合D.配置
3.1P核在EDA技术和开发屮具有十分重要的地位;提供川VHDL等硬件描述语言描述的功能块,但不涉及实现该功能块的具体电路的IP核为_A—oP25
A.软IPB.固IP
C.硬IPD.全对
4.综合是EDA设计流程的关键步骤，在下血対综合的描述中，D—是错误的。
PJ5
A.综合就是把抽象设计层次中的一种表示转化成另一种表示的过程。
B.综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基木结构相映射的网表文件。
C.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。
D.综合可理解为，将软件描述与给定的硕件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一•的）。
5.人规模可编程器件主要有FPGA、CPLD两类，具中CPLD通过—A_实现其逻辑功能。
P42
A.可编程乘积项逻辑B.杏找表（LUT）
C.输入缓冲D.输出缓冲
6.VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结
构体描述B—oP274
A.器件外部特性B.器件的内部功能
C.器件外部特性与内部功能D.器件的综合约束
7.电子系统设计优化，主要考虑提高资源利用率减少功耗（即而积优化），以及提高运行速度（即速度优化）；下列方法中—A—不属于面积优化。
P238
A.流水线设计B.资源共享
C.逻辑优化D.串行化
8.进程中的信号赋值语句，其信号更新是_B—oP134
A.立即完成B.在进程的最后完成
C.按顺序完成D.都不对
9.不完整的IF语句，其综合结果可实现_A_。
P147
A.吋序逻辑电路B.组合逻辑电路
C.双向电路D.三态控制电路
10.状态机编码方式屮，其中_A_占用触发器较多，但其简单的编码方式可减少状态译码组合逻辑资源，且易于控制非法状态。
P221
A.一位热码编码B.顺序编码
C.状态位肓接输出型编码D.格雷码编码
二、VHDL程序填空
1.下而程序是1位十进制计数器的VHDL描述，试补充完整。
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164-ALL;
USEIEEE-STD_LOGIC_UNSIGNED.ALL;
ENTITYCNT10IS
PORT（CLK:
INSTD_LOGIC;
Q:
OUTSTD_LOGIC_VECTOR（3DOWNTO0））;
ENDCNT10;
ARCHITECTUREbhvOFCNT10IS
SIGNALQI:
STD_LOGIC_VECTOR（3DOWNTO0）;
BEGIN
PROCESS（CLK）
BEGIN
IFCLK1EVENTANDCLK=THEN--边沿检测
IFQI>10THEN
QI<=（OTHERS=>f0f）;--置零
ELSE
Ql<=Ql+1;—加1
ENDIF;
ENDIF;
ENDPROCESS;
Q<=Ql；
ENDbhv;
2.下面是一个多路选择器的VHDL描述，试补充完整。
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYbmuxIS
PORT（sei:
INSTD_LOGIC;
A,B:
INSTD_LOGIC_VECTOR（7DOWNTO0）;
Y:
OUTSTD_LOGIC_VECTOR（7DOWNTO0））;
ENDbmux;
ARCHITECTUREbhvOFbmuxIS
BEGIN
y<=Awhensei=111ELSE
B；
ENDbhv;
三、VHDL程序改错
仔细阅读下列程序，凹答问题
LIBRARYIEEE;—1
USEIEEE.STD_LOGIC_1164.ALL;—2
ENTITYLED7SEGIS—3
PORT（A:
INSTD_LOGIC_VECTOR（3DOWNTO0）;—4
CLK:
INSTD_LOGIC;—5
LED7S:
OUTSTD_LOGIC_VECTOR（6DOWNTO0））;—6
ENDLED7SEG;—7
ARCHITECTUREoneOFLED7SEGIS―8
SIGNALTMP:
STD_LOGIC;―9
BEGIN―10
SYNC:
PROCESS（CLK,A）——11
BEGIN
IFCLK1EVENTANDCLK=111THEN
12
13
TMP<=A;
ENDIF;
ENDPROCESS;
OUTLED:
PROCESS（TMP）
BEGIN
CASETMPIS
WHEN
,0000H
=>
LED7S
<=
WHEN
,0001H
=>
LED7S
<=
WHEN
,0010H
=>
LED7S
<=
WHEN
,0011H
=>
LED7S
<=
WHEN
'•OlOO11
=>
LED7S
<=
WHEN
=>
LED7S
<=
WHEN
,0110f,
=>
LED7S
<=
WHEN
=>
LED7S
<=
WHEN
n1000n
=>
LED7S
<=
WHEN
n1001n
=>
LED7S
<=
ENDCA
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