改良电磁兼容性的PCB设计.docx

改良电磁兼容性的PCB设计.docx

《改良电磁兼容性的PCB设计.docx》由会员分享，可在线阅读，更多相关《改良电磁兼容性的PCB设计.docx（12页珍藏版）》请在冰点文库上搜索。

改良电磁兼容性的PCB设计

改良电磁兼容性的PCB设计

内容:

目录:

1.摘要1

2.导言1

3.数字电路的特点2

4.电源线冲突的抑制3

5.信号线冲突的抑制6

6.振荡器8

7.概要10

插图目录

1．电子系统的电流通路

2．CMOS反相电路

3．CMOS电路的供给电流及输入电压的作用

4．有寄生电容的电路

5．供应线中的电流

6．在使用电感的电源线中的电流

7．IC，CB和LCH的安排

8．信号线和它的回路的安排

9．信号和电源线中的电流

10．信号线和地线的设计

11.晶振器电路

12.振荡器敷铜布局的建议

摘要:

电子电路和系统的电磁兼容问题的重要性日益显著。

这就对设备的电磁适应性提出了更严格的要求。

大家感兴趣的两个方面是这个电路本身产生最小干扰的能力和对作用于它的电磁能量的免疫能力。

电子电路和系统的功能有很好的文档，但对它们的电路特性和它产生冲突很少注意。

这个应用报告介绍决定电子电路电磁兼容性的重要标准，以及向开发工程师提供设计电路板的资料。

导言

电子电路的电磁兼容性主要由电子元器件之间的排列状况和电子器件之间的电气连接状况决定。

每一路电流都会在它对应的回路中产生同样大小的电流。

这个回路会产生一个辐射电磁能量的线圈，能量的大小由电流的振幅，信号的频率和线圈的几何尺寸决定。

在不同程度下，造成不必要的电磁辐射的线路：

1．图1中由A-C-D-B和A-E-F-B构成的电源线。

系统运行所需要的能量是由这些线传输的。

电路的能量消耗不是恒定不变，而是取决于电路的瞬时状态，因此所有频率元件在局部产生的影响都在电源线中重现。

由于电源线所具有的高阻抗（100Ω），在线路中电流的高速变化不能被抑制，所以需要电容来完成这个任务。

2．通常环路是由信号和控制线形成的（L-M-F-D和N-Q-P-F）。

这些线通常集中在很小的区域里，不考虑这些线是否排列在系统之外。

这些线一般传输高频信号，所以信号和控制线必须考虑。

3．振荡电路和它的外部时钟频率器件形成了回路G-H-J-K。

最高频一般出现在这个地方，为此必须注意电路的设计以防止不必要的冲突电压，注意电路连接的走线以减小线圈作用的范围。

数字电路的特征

了解逻辑电路几个重要特性之间的关系是专业有效地改进电磁兼容性的先决条件。

这些特性在CMOSIC中得到了体现。

举例说明由于新的器件技术以同样的方式使出多项特性得到了改进。

图2是一个简单的由N型和P型晶体管构成的反向器。

假如一个小于N型晶体管门坎电压（VIT-）于输入端，N型晶体管截止，然而P型晶体管导通。

反之一个电压VI>VCC–VIT+作用于输入端，N型晶体管会导通，P型晶体管截止。

在两种情况下，除了可以忽略的漏电流通过外，几乎没有电流通过电路。

这也是CMOS在静态下功耗极低的原因。

但是，如果输入这个反向器的电压在这两个限制电压（VIT和VCC–VIT）之间，两个晶体管会出现同时导通或者同时截止的情况。

这种结构就导致了耗电量的增加（见图3）。

这种情况下，HCMOS电路电流增加到大约1mA，增强型CMOS电路的供给电流增加到超过5mA。

由于这样的电路的输入电压不能在低电平切换到高电平时以极短的时间内穿越临界电压区域，就在电流脉冲峰值形成期间产生了电流，这个电流不能被忽略。

在输入极，电流振幅是1mA到5mA。

相当多的电路在IC输出极存在这种现象。

因为输出极要驱动连接到输出端的负载，这些晶体管必须相当大。

因此在5ns到10ns脉冲作用下，电流峰值的振幅也相应的增长，HCMOS器件增长到20mA，模拟器件增长到60mA。

电源线冲突的抑制

上文提及的电流尖峰是造成电磁冲突的一个显著原因。

每次输出电平的转换都会引起电源线的一次电流脉冲。

其他连接都直接或者间接的从所在模块连接到总电源。

当一个IC的输出以很高的循环频率切换时，这个问题会更加严重，比如处理器和它相应的存储器的连接。

在实践中，须要采用一个电容（CB=100nF）在接近IC的位置对供给电源进行退耦。

这项技术可以保证在数字电路中，当负载出现预料中的变化时，不会出现禁止的攻击电压变化。

但是，这只能减小很少一部分电磁冲突。

为了得到明显的改进，首先需要分析整个电路和电路中的元器件。

图4是需要检验的电路。

电气特性需要分析的IC的输出极是两个晶体管（Q1和Q2）。

周围电路的连接由Lp/Rp/Cp网络组成，代表了模块中的元器件。

以下值为假设：

单位长度电感：

L’=5nH/cm

单位长度电容：

C’=0.8pF/cm

单位长度电阻：

R’=0.01Ω/cm

然后电源线到达第一个模块电容（CB），它的参数如下：

电容Cb＝100nF（典型值）

导线电感Lb＝2nH（SMD封装）

阻抗损耗Rb＝0.2Ω

从这里开始，一根长导线（5cm）连接到下一个模块电容（CB）；这个电容和导线也可以上文提到过的等价电路的方式表示。

简单的讲,假设用经典的等价电流供电器件替代后面的电路。

电感Ln＝5uH

电容Cn＝0.1Uf

电阻Rn＝50Ω

用SPICE软件来仿真这个电路的特性，假设IC的输出端没有带负载，电路被打开。

图5显示计算出的电流波形。

用到了以下定义：

ICC：

流过VCC到IC连接的电流

IC1:

流过第一个模块电容的电流

IC2:

流过第二个模块电容的电流

电流ICC的波形证明了先前提到的电流尖峰有超过15mA的振幅。

从前面的讨论中我们可以确定：

这个模块电容并不能使这个电流脉冲变得平滑。

事实上，将存在一个由线电感和CB形成的震荡电路，并且产生一个更大的电流（IC1）。

电流IC2的主要部分是转而流经电源线，这部分电流振幅毫无衰减地进入到下一个CB。

从电路的电磁兼容性的角度看来，再这样的方式下，CB不可能显著的减少电磁辐射的冲突。

在实际中，长的电源线以及和它相关区域里围绕的其他线形成一个有效的天线。

在多种频率下，辐射出不可接受的冲突。

为了提高电路的性能，必须确定在图5中的电流在系统中的传播是有限的。

改进电路特性是和这里的逐一的要求有关，不能仅仅通过CB实现。

因为造成冲突的电磁感应已经形成，通过IC的封装和到电容的连接扩散到更大的范围，仅仅并联几个不同容量的电容不能带来显著的改善。

更值得关注的是阻止造成干扰的电流到达电路的其他部分。

这可以通过在第一个CB后面连入一个电感线圈来实现，电感线圈在高频下表现出很高的阻抗。

在仿真电路中，假设LCH＝1uH，通过并联一个50Ω的电阻可以限制它在高频下的阻抗。

图6是仿真的结果，或者和预想的一样，ICC和IC1并没有减小。

但是加入电感后，电流的振幅下降了超过20dB。

这种方式可以显著的减小辐射。

下一个问题是电路板上单独的元件如何排列才可以最大限度降低辐射。

图7是为实现这个目的的电路。

IC的接地的引脚接到IC下接地的区域。

这个地保证了从这片IC发源的连接所在的这块区域的主要部分集中在这片IC和地之间。

由于大的表面区域存在激肤效应，到CB的线路的电感进一步减小。

电容是放置在靠近电源线的正极还是地极就不是问题的实质了。

最重要的是寄生电感和天线的作用区域被设计得尽量的小。

电感（LCH）在电路中的位置要尽量靠近需要抑制冲突的地方。

信号线冲突的抑制

图8演示在什么地方信号电流需要溢出以减少信号线上的辐射冲突。

在这个电路中，一个门驱动一条由电阻Z终结的线路。

由IC输入电容和它的输入电阻组成的阻抗可以达到几千欧姆到几兆欧姆。

在传送信号的下降沿时，电流经过输出驱动，流经电阻RS和电感Z1，经过电线，回到信号源。

简单的讲，连接线的电容和接收端的输入电容通过驱动的输出电阻放电。

当传送信号的上升沿时，恰恰相反：

电源须要通过驱动的输出电阻对电容充电。

这样的话，这些信号电流仍然出现在电源线里。

这就说明为减少电源冲突采取的防范措施是行之有效的。

图9是上文讨论的方法的仿真结果。

在这个例子中，IC的输出端驱动一条5cm长特征电阻为100Ω的线，在线的末有端有100KΩ的电阻和5PF的电容并联。

由于相当大的容性负载，在输出VOUT-的下降沿时，电流ICC的震荡峰值显著减小。

输出端的电容可以使得这点的电压在短时间保留初始值，以及防止电流从上面的晶体管中溢出。

在上升沿，信号电流IOUT和输出电流ICC的横向电流部分相叠加。

可以通过在输出端串连电阻的办法减小电流。

从线传输理论得知：

在驱动的输出电阻小于或等于所连线路的特征阻抗（70到120Ω）时，这个电阻对电路的速度没有负面影响。

在实践中，电阻值大约为50Ω，因此电流的振幅可以被减小3dB。

这种方案需要更多的元件，而且仅当线路反射引起的失真同时得到抑制才有效。

必须尽量限制线圈发挥作用，使得外部附加区域和回流线路尽量小。

一种有效地方法是使回流线的走线与信号线平行（见图10）。

（在信号线下有连续地的多层板可以自动保证这点。

）在传送高频信号和线很长时，这种方法常被用到。

因此，在这样的情况下需要提供阻抗确定的线路。

如果其他电源线设计也合适，可以减少电流线路的干扰。

在成本和技术上都最有效的办法是：

尽量缩小导线的长度。

同时，需要注意以下几个先决条件：

1．时钟线

2．处理器和存储器间的低使能地址线

3．处理器和存储器间的数据线

所有交换高频信号的IC器件之间应该尽量靠近以减小线的长度。

在微处理器和他的存储器的连接中特别需要用到这点。

下一步是尽量减小天线的面积，为传输的信号提供一个与相应信号尽可能近的回路。

为减小在高速数字电路中杂乱的线的影响，把地线连成地网是很有效的，但是这个网所在的网眼只能几平方厘米。

这样的话，可以优化接地线的电感和长度。

这样的技术可以减小天线的面积和回路的长度。

由于存在没有逻辑连接的网孔区域，在多层板中最终需要一个连续的地层来保证电气一致。

间距为2－4cm的地线水平的和垂直的交错组成了要求的网状结构。

然后，其他空置的区域可以由铜来填充，再通过最短的路径和零电位相连。

如果空置区域较大，最好在区域的边沿多点接地。

如果正电源线通过分布电容接地后牢固地连接到供电线，网状结构就不需要了。

振荡器

数字系统中频率最高的地方一般是时钟发生器。

这样看来，振荡信号一般切分成其他频率传到其他子系统。

一般振荡放大器被集成到微机或者处理器中，因此只有像晶振和必要的电容这样的被动器件才需要在外部连接。

需要分析晶振器电路中的重要部分的电流，以确定哪里需要抑制冲突。

由晶振和两个电容组成的三角部分组成了这个并联振荡电路。

晶振的作用相当于一个电感，产生出略大于晶振实际频率的振荡频率。

由于晶振的高阻抗，在输入端或输出端测得的三角部分的电阻一般为几十千欧姆。

由于电路的高阻抗，如果元件的尺寸恰当，放大器和外部器件间的电流会很小。

但是，由于和它匹配理想的MOS电路没有输出电阻，这就产生了相反的作用，他们仍然是几千欧。

另外，这些电路会为不在表现出高阻抗的三角部分提供含有杂波的方波。

这就导致振荡器相对较高的输出电流。

在振荡器的输出端串连一个电阻（RS）通常可以改进这一不足。

（见图11）。

在理想情况下，振荡电路输入端的电压波形将会是正弦波。

输出端被MOS电路高的输入阻抗正确中止，在这种情况下，只有一个很小的电流流过。

在共振频率下电容C只有几百欧姆的阻抗。

因此，振荡电路中的电流比到达这部分的电路的电流大得多。

必须更加重视这个环，因此，布局必须紧密，连线要尽可能短。

图12演示了连线的方法。

振荡电路的两个电容直接放置在晶振（X）的旁边。

注意这些元件应该尽量靠近IC的相应引脚。

开发工程师能够很大程度上控制电路板上的晶振和电容部分引起的冲突。

然而，除了振荡器连接，如果可能，振荡器所需要的地线连接要尽量靠近IC。

这样可以确保当IC封装中还存在更长的线的时候，不可避免的电流环只集中在很小的区域。

概要

这份报告包括了设计电路板保证子系统电磁兼容性的几个重要因素。

这些提议是基于被透彻理解的基本原理，并且在实践中证明对使电路板产生对自己产生的冲突和源自外部的干扰的免疫是行之有效的。

由于辐射只是与放射相反，这些符合逻辑的规章的进一步发展和应用，必定可以设计出满足电磁兼容性要求的电路。

当开始设计一条电路和选择元件时，就要执行保证电路板的电磁兼容性措施。

如果早期做出了错误的决定，以后出现问题的改动就会相当多，浪费相当多的时间和努力。

在设计电路板时，为了确定采取的电磁兼容性标准是否恰当，必须对电路运行有深刻的认识。

例如，要求有效地减小天线的面积，不仅信号线要走得最短，而且相应的回路也要走得最短。

或许一根更长的线，但是它和已经存在的电源线或地线平行，会是更好的解决办法。

到目前为止，计算机辅助设计软件还不能在电磁兼容性改进方面提供有用的计算结果。

这些程序的计算过程并不考虑电气要求。

这就意味着需要开发工程师的经验决定怎样和在哪里做每一个关键的连接。

然后计算机能作为一个智能化的绘图员。