PCB电磁兼容分析.docx
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PCB电磁兼容分析
PCB的EMC设计
印制电路板中的电磁干扰问题包括公共阻抗耦合、串扰、高频载流导线产生的辐射，以及印制线条对高频辐射的感应等。
其中的高频辐射的问题最为严重，这是因为电源线和接地线、信号线的阻抗随着频率的增高而增高，较易通过公共阻抗耦合产生干扰；同时，频率增高使得线路间寄生电容的容抗减小，因而串扰更易发生；此外，随着频率的增高，还使走线尺寸达到可以和时钟及其谐波的波长相比拟的程度。
因此，高频辐射情况更加明显。
高频数字线路设计的另一个问题是由于传输线路阻抗不匹配而导致的信号反射与畸变。
1.PCB中的公共阻抗耦合问题
当模拟电路和数字电路在同一块印制电路板上混装时，若电源与地线共用，则可能产生严重的公共阻抗耦合问题。
在地线回路中产生的干扰电压，严重时可能高于接在公共回路中的模拟和数字电路的噪音容限，造成设备工作的不稳定。
较好的印制电路板布线方案是，让模拟和数字电路分别拥有自己的电源和地线通路，这样干扰电压就不会出现在放大器的输入端上。
另外，在可能的情况下，应尽量加宽这两部分电路的电源与地线，以便减小电源与地线回路的阻抗，减小任何可能在电源与地线回路中的干扰电压。
一单独工作的PCB的模拟地和数字地可在系统接地点附近单点汇接，如电源电压一致，模拟和数字电路的电源在电源入口单点汇接，如电源电压不一致，在两电源较近处并一1~2nf的电容，给两电源间的信号返回电流提供通路。
如此PCB是插在母板上的，则母板的模拟和数字电路的电源和地也要分开，模拟地和数字地在母板的接地处接地，电源处理与上面一样。
2.PCB的布局
设计建议归结如下：
·当高速、中速和低速数字电路混用时，在印制板上要给它们分配不同的布局区域。
·对低电平模拟电路和数字逻辑电路要尽可能地分离。
图1是印制板的最佳布局。
因为这种布局可以使高频电流在印制板上的走线路径变短，有助于降低线路板内部的串扰、公共阻抗耦合和辐射发射。
图2则表示了在线路板上有模拟电路的情况。
模拟与数字电路要分开；至于线路板上的逻辑电路仍采用图1的类似布局，即让高速逻辑电路尽可能在线路板的边缘。
图1：
数字电路印制板的布局图2：
数字与模拟电路混合使用时的布局
3.PCB的布线设计
3.1多层印制板设计基础
在进行多层印制板设计时，首先要考虑的是带宽。
要强调的是：
数字电路的电磁兼容设计中要考虑的是数字脉冲的上升沿和下降沿所决定的频带宽而不是数字脉冲的重复频率。
矩形的周期数字脉冲的傅立叶展开有下面形式，
t0是数字脉冲宽度，tr是数字脉冲的上升时问，T是数字信号的重复周期。
根据这个结果可以把方形数字信号的印制板设计带宽定为1／πtr，通常要考虑这个带宽的十倍频。
选择恰当的器件是设计成功的重要因素，特别在选择逻辑器件时，尽量选上升时间比5ns长的器件，决不要选比电路要求时序快的逻辑器件。
多层印制板的电磁兼容分析可以基于克希霍夫定律和法拉第电磁感应定律。
根据克希霍夫定律，任何时域信号由源到负载的传输都必须构成一个完整的回路，一个频域信号由源到负载的传输都必须有一个最低阻抗的路径。
这个原则完全适合高频辐射电流的情况，如果高频辐射电流不是经由设计中的回路到达目的负载，就一定是通过某个客观存在电回路到达的，这一非正常回路中的一些器件就会遭受电磁干扰。
但是，人们常常忽略这个事实。
在数字电路设计中，人们最容易忽略的是存在于器件、导线、印制线和插头上的寄生电感、电容和导纳。
例如，电容器的等效电路应当是电容、电感和电阻构成的串联电路。
多层印制板设计要决定选用的多层印制板的层数。
多层印制板的层间安排随着电路而变，但有以下几条共同原则。
（1）电源平面应靠近接地平面，并且安排在接地平面之下。
这样可以利用两金属平板间的电容作电源的平滑电容，同时接地平面还对电源平面上分布的辐射电流起到屏蔽作用。
（2）布线层应安排与整块金属平面相邻。
这样的安排是为了产生通量对消作用。
（3）把数字电路和模拟电路分开，有条件时将数字电路和模拟电路安排在不同层内。
如果一定要安排在同层；可采用开沟、加接地线条、分隔等方法补救。
模拟的和数字的地、电源都要分开，不能混用。
数字信号有很宽的频谱，是产生干扰的主要来源。
（4）在中间层的印制线条形成平面波导，在表面形成微带线，两者传输特性不同。
（5）时钟电路和高频电路是主要的干扰和辐射源，一定要单独安排、远离敏感电路。
（6）不同层所含的杂散电流和高频辐射电流不同，布线时，不能同等看待。
下表为多层PCB的典型布层安排：
表1：
多层PCB的典型布层安排
1
2
3
4
5
6
7
8
9
10
2层
S1,G
S2,P
4层
S1
G
P
S2
6层
S1
G
S2
S3
P
S4
差
6层
S1
S2
G
P
S3
S4
一般
6层
S1
G
S2
P
G
S3
好
8层
S1
S2
G
S3
S4
P
S5
S6
差
8层
S1
G
S2
S3
G
P
S4
S5
一般
8层
S1
G
S2
G
P
S3
G
S4
好
10层
S1
G
S2
S3
G
P
S4
S5
G
S6
3.2两个基本原则
多层印制板设计中有两个基本原则用来确定印制线条间距和边距，现介绍如下：
图3：
20H原则
20－H原则这是W.Michae1King提出的，具体表述如下：
所有的具有一定电压的印制板都会向空间辐射电磁能量，为减小这个效应，印制板的物理尺寸都应该比最靠近的接地板的物理尺寸小20H，其中H是两个印制板面的间距。
在一定频率下，两个金属板的边缘场会产生辐射；减小一块金属板的边界尺寸使其比另一个接地板小，辐射将减小。
当尺寸小10H时，辐射强度开始下降，当尺寸小20H时，辐射强度下降70％，当尺寸小100H时，辐射强度下降98％。
根据20－H原则，按照一般典型印制板尺寸，20H一般为3mm左右。
2－W原则当两条印制线间距比较小时，两线之间会发生电磁串扰，串音会使有关电路功能失常。
为避免发生这种干扰，应保持任何线条间距不小于二倍的印制线条宽度，即不小于2W，W为印制线路的宽度。
印制线条的宽度取决于线条阻抗的要求，太宽会减少布线的密度，增加成本；大窄会影响传输到终端的信号的波形和强度。
3.3接地设计
印制板接地是印制板设计的另一个基本的重要问题。
设计数字电路时，很容易忽略接地问题。
首先，要建立分布参数的概念，高于一定频率时，任何金属导线都要看成是由电阻、电感构成的器件。
所以，接地引线具有一定的阻抗并且构成电气回路，不管是单点接地还是多点接地，都必须构成低阻抗回路进入真正的地或机架。
25mm长的典型的印制线大约会表现15nH到20nH的电感，加上分布电容的存在，就会在接地板和设备机架之间构成谐振电路。
其次，接地电流流经接地线时，会产主传输线效应和天线效应。
当线条长度为1／4波长时，可以表现出很高的阻抗，接地线实际上是开路的，接地线反而成为向外辐射的夭线。
图4：
多层印制板接地层连接
最后，接地板上充满高频电流和干扰场形成的涡流，因此，在接地点之间构成许多回路，这些回路的直径（或接地点间距）应小于最高频率波长的1/20。
3.4其它布线要求
印制电路板设计中应遵循的一般原则：
·专用零伏线和VCC的走线宽度应≥1mm。
·要为模拟电路专门提供一根零伏线。
·单面或双面板的电源线和地线应尽可能靠近，最好的方法是电源线布在印制板的一面，而地线布在印制板的另一面，上下重合，这会使电源的阻抗为最低。
另外，整块印制板上的电源和地线要呈“井”字分布，以便使布线的电流达到均衡。
·印制线路设计中还要特别注意电流流过电路中的导线环路尺寸，因为这些回路就相当于正在工作中的小天线，随时随地向空间进行辐射。
特别是要注意时钟部分的走线，因为这部分是整个电路中工作频率最高的。
·信号走线（特别是高频信号）要尽量短，因为它们是典型的发射天线；
·晶振要尽量靠近IC，且布线要较粗；
·晶振外壳接地；
·PCB板上的线宽不要突变，导线不要突然拐角。
·为了减少平行走线时的串扰，必要时可增加印刷线条间的距离；或在走线之间有意识地安插一根零伏线，作为线条之间的隔离；
·IC的电源管脚要加旁路电容（一般为104）到地。
·如有可能，在PCB板的接口处加RC低通滤波器或EMI抑制元件（如磁珠、信号滤波器等），以消除连接线的干扰；但是要注意不要影响有用信号的传输；
·PCB板的信号接口要尽可能多地分配一些零伏线的连接脚，并均匀地将信号线分开。
4.旁路电容和退耦电容
设计印制板时经常要在电路上加电容器来满足数字电路工作时要求的电源平稳和洁净度。
电路中的电容可分为退耦电容、旁路电容和容纳电容三类。
退耦电容用来滤除高频器件在电源板上引起的辐射电流，为器件提供一个局域化的直流，还能减低印制电路中的电流冲击的峰值。
旁路电容能消除高频辐射噪声。
噪声能限制电路的带宽，产主共模干扰。
平滑或容纳电容是用来解决开关器件工作时电源电压会产生突降的问题。
设计中最重要的是确定电容量和接入电容的地点。
电容器的自谐振频率是决定电容设计的关键参数。
电容器有引出线，就会给电容器附加了固有的电感和电阻，考虑这些因素，实际的电容可看成由电阻、电感、电容组成的串联谐振电路，如图5所示。
图5：
电容器等效电路
因此，实际电容器都有自谐振频率，在自谐振频率以下，电容器呈电容性；高于自谐振频率时，电容器呈电感性，阻抗随频率增高而增大，使旁路作用大大下降。
谐振频率为
应该选择谐振频率高的电容器。
典型的陶瓷电容器的引线大约有6mm长，会引入15nH的电感，这种类型的电容器对应的自谐振频率列在下表中。
表2：
电容器的自谐振频率
电容器的电容值（uF）
1
0.1
0.01
0.001
电容器的自谐振频率（MHz）
2.5
5
15
50
电源板和接地板之间构成的平板电容器也有自谐振频率，这一谐振频率如果与时钟频率如果与时钟频率谐振，就会使整个印制板成为一个电磁辐射器。
这一谐振频率可以达到200MHz～400MHz，采用20－H原则还可以使这个谐振频率提高2-3倍。
采用一个大容量的电容器与一个下容量的电容器并联的方法可以有效地改善自谐振频率特性，当大容量的电容器达到谐振点时，大电容的阻抗开始随频率增加而变大；小容量的电容器尚未达到谐振点，仍然随频率增加而变小并将对旁路电流起主导作用。
退耦电容的电容量按式
计算，式中△I为瞬变电流、△V为逻辑器件工作允许的电源电压值的变化、△t为开关时间。
在电源引线比较长时，瞬变电流引起较大的压降，此时就要加容纳电容以便维持器件要求的电压值。
设计时，先计算允许的阻抗Zm，
Zm=△V/△I
然后，由线条电感Lw求出不超过Zm对应的频率fm=Zm/（2πLw），当使用频率高于fm时，要加容纳电容Cb，通常Cb为10～100uF之间取值。
Cb＝1／（2πfmZm）
电容材料对温度很敏感，要选温度系数好的。
还要选择等效串联电感和等效串联电阻小的电容器，一般要求等效串联电感值小于10nH，等效串联电阻小于0.5Ω。
在每两个LSI或VLSI元件处都要加平滑电容，电源入口处也要加入平滑电容。
此外，I/O连接器、距电源输入连接器远的地方、元件密集处、时钟发生电路附近都要加平滑电容器，平滑电容的计算与退耦电容的计算方法相同。
5.时钟电路之EMC设计
时钟电路在数字电路中占有重要地位，同时时钟电路也是产生电磁辐射的主要来源。
一个具有2ns上升沿的时钟信号辐射能量的带宽可达160MHz，其可能辐射带宽可达十倍频，即1.6GHz。
因此，设计好时钟电路是保证达到整机辐射指标的关键。
时钟电路设计主要的问题有如下几个方面。
（1）阻抗控制：
计算各种由印制板线条构成的微带线和微带波导的波阻抗、相移常数、衰减常数等等。
许多设计手册都可以查到一些典型结构的波阻抗和衰减常数。
特殊结构的微带线和微带波导的参数需要用计算电磁学的方法求解。
（2）传输延迟和阻抗匹配：
由印制线条的相移常数计算时钟脉冲受到的延迟，当延迟达到一定数值时，就要进行阻抗匹配以免发生终端反射使时钟信号抖动或发生过冲。
阻抗匹配方法有串联电阻、并联电阻、戴维南网络、RC网络、二极管阵等。
（3）印制线条上接入较多容性负载的影响：
接在印制线条上的容性负载对线条的波阻抗有较大的影响。
特别是对总线结构的电路容性负载的影响往往是要考虑的关键因素。
表达传输线可以采用三种方式：
a、
用传输波阻抗（Z0）和传输时延（td）两个参数描述传输线。
b、用传输波阻抗和（与波长有关的）规一化长度描述传输线。
c、用单位长度的电感、电容和印制线的物理长度来描述传输线。
在印制板设计中经常采用第一种方式描述由印制线条构成的传输线。
此时，传输时延的大小决定了印制线条是否需要采取阻抗控制的措施；当线条上有很多电容性负载时，线条的传输时延将会增大，与原来的传输时延有如下的关系，
td’为不考虑容性负载时的线条传输时延，C0为不考虑容性负载时的线条分布电容，lm为无匹配的最大印制线条长度。
还有许多其它时钟电路设计问题，如时钟区与其它功能区的隔离，同层板中时钟线条屏蔽等问题。
时钟电路电磁兼容设计技巧
（A）首先要进行恰当的布线，布线层应安排与整块金属平面相邻。
这样的安排是为了产生通量对消作用。
（B）其次，时钟电路和高频电路是主要的干扰和辐射源一定要单独安排、远离敏感电路。
（C）选择恰当的器件是设计成功的重要因素，特别在选择逻辑器件时，尽量选上升时间比五纳秒长的器件，决不要选比电路要求时序快的逻辑器件。
（D）层间跳线应当最小
图6和图7的情况分别说明两种情况，图6表示的是好的和比较好的时钟布线的层间跳线安排。
图7的情形是不允许的情形。
图6：
比较好的时钟布线的层间跳线安排
图7：
不允许的时钟布线的层问跳线安排
（E）时钟布线的转接安排
时钟布线经连接器输出时，连接器上的插针要在时钟线插针周围布满接地插针，如图8所示。
图8：
时钟线插针在连接器上的安排
（F）时钟输出布线时不要采用向多个部件直接串行地连接〔称为菊花式连接〕；而应该经缓存器分别向其它多个部件直接提供时钟信号。
6.逻辑电路的使用
对在线路设计中所使用的逻辑集成电路的建议是：
·凡是能不用高速逻辑电路的地方就不要用高速逻辑电路。
·注意在IC近端的电源和地之间加旁路去耦电容（一般为104）。
·注意长线传输过程中的波形畸变。
·用R－S触发器作设备控制按钮与设备电子线路之间配合的缓冲。
6.1逻辑电路工作时所引入的电源线干扰及抑制方法
图9是TTL的与非门集成电路原理线路。
图9：
TTL的与非门集成电路
当门电路输入条件变化，电路发生逆转的瞬间，会在门电路的电源和地之间出现一个非常短暂的低阻抗连接，产生非常短暂的电流峰。
电流峰的持续时间与电路的开关时间大体相等。
---------------------------------------------------------------------------------------------------
电路类型CMOSTTLHCMOSLSTTLSTTL
---------------------------------------------------------------------------------------------------
开关时间50nS10nS9nS5nS3nS
电流峰值30~50mA50~80mA
通常细长的印刷导线的分布电感为15uH/cm，对2cm长的印刷导线因门电路逻辑状态变化在电源线（或地线）中造成的电压变化：
·在高速电路中deltaV=L（di/dt）=15x10nHx2x（80mA/3nS）=0.8V
·在中速电路中deltaV=L（di/dt）=15x10nHx2x（50mA/10nS）=0.15V
从上可以看出，高速电路工作时产生的电源线（或地线）干扰要明显大于低速电路，所以从抗干扰和稳定运行的角度说，能不用高速逻辑电路的地方就不要用高速逻辑电路。
为克服由逻辑电路工作时带来的电源和地线的干扰，最好的办法是在逻辑电路的电源和地之间就近接入一个电容，以便平抑所产生的干扰。
由于干扰非常短暂，必须使用高频特性好的电容才有用。
通常选用容量为10~100nF的独石电容，安装时要注意尽量减少电容的引线长度。
电源线和地线要适当加宽。
6.2逻辑电路输出波形传输中的畸变问题
当逻辑电路输出进行高低电平转换时，由于传输线对地分布电容的充放电作用，会在电路的地线上感应出一个瞬变电压。
同时由于逻辑电路的低输出阻抗，使传输线的分布电容和分布电感形成一个高Q值的谐振回路，这样在门电路的输出波形中就会出现以负尖峰为首的高频寄生震荡。
它可能造成两个后果：
一是引起后级门电路的误判、误动作；
二是过大的负尖峰会引起后级门电路输入端子的击穿。
有两个解决办法：
一是在后级门输入端对地并联一个反向二极管，用这个办法可对前级门输出波形的负尖峰削波；
二是在带长线的门电路输出端串联一个电阻，可限制传输线分布电容的放电电流，同时也降低了由分布电感和分布电容组成的谐振回路的Q值。
上述波形传输中的瞬变震荡，也以高速电路的情况比较严重。
图10：
波形传输过程中所产生的畸变
此外，在波形传输中还有阻抗匹配问题。
对高速TTL电路，电路的输出阻抗在100~150Ω左右，而后级电路的输入阻抗约在3kΩ左右。
线路阻抗的不匹配会导致波形传输过程的畸变，进而会使系统的动作不同步。
图10反映了传输波形的畸变。
可采取的办法有两种（以TTL电路为例）：
一种是始端匹配，即在输出端串联150Ω电阻；另一种是终端匹配，即在传输线终端与300Ω、390Ω的分压器相连、分压后再与后级电路的输入端相连。
参见图11所示。
图11：
波形传输中的阻抗匹配
在线路中是否加匹配电阻要视传输线的长度来定。
对高速电路，在传输线达到20~25cm时要考虑，对低速电路则可以放宽到50cm才加匹配电阻。
图12：
延缓波形的瞬变速率
此外，在线路设计中，还可以在传输线上插入一些RC电路，延缓传输线上的波形瞬变情况。
如图12所示，但是要注意不要影响到信号配合。
在高频情况下，R与C的值应减小，一般要小于100Ω和100pF。
6.3按钮操作与电子线路工作的配合问题
按钮与电子线路的配合是设备设计中经常遇到的问题。
由于按钮触点的颤动，使得操作一次按钮会产生多个控制脉冲，导致设备发生误动作。
如图13所示：
图13：
按钮操作与电子线路的配合
为了解决按钮操作中因触点颤动所引起的设备误动作，一个解决办法是在整形电路之后串联一个单稳态触发器，只要该单稳态触发器的延时时间选得比触点颤动过程长得多，那么就可以避免由于按钮触点颤动所引起的电子线路的误动作。
图14：
按钮操作与R－S触发器的配合
但该方法线路比较复杂，所占用的器件也较多，而且万一触点颤动的时间长于单稳态触发器的延时时间，仍能造成电子线路工作的不可靠。
另一个较好的方法是用按钮与R-S触发器配合，可以取得万无一失的效果。
如图14所示。
图中按钮有一组转换触点，在按钮动作以前，R-S触发器的A点接地，所以与非门1的输出C为高电平。
同时，与非门1的输出被接到与非门2的输入D上，它和与非门2的另一输入E同为高电平，所以与非门2的输出F为低电平。
与非门2的输出F反过来又接到与非门1的输入B上，这种连接方法保证一旦按了按钮，当动触头还没有运动到常开触点之前，R-S触发器的状态仍能保持下去，所以即使按钮的常闭触点处有触点在颤动，也不会影响R-S触发器的输出状态。
只有当动触头与常开触点相碰，状态才会出现变化，此时，R-S触发器由于E点的接地，使与非门2的输出变为高电平，这一变化被送到与非门1的输入B去，与非门1的另一输入A由于动触头脱离常闭触点而变为高电平，这样与非门1由于两个输入（A和B）同时为高电平，从而使输出C变为低电平。
C的状态又被送到与非门2的输入D处，因此，只要动触头没有返回常闭触点的位置，即使动触头在常开触点处有颤动，也不会影响新建立起来的输出状态。
新的输出状态一直要等到动触头重新返回常闭触点的位置方才结束。
所以用R-S触发器与按钮操作配合确实可以避免因按钮触点颤动而产生的输出状态不稳的现象。
6.4印制电路板的互连
印制电路板互连中遇到的问题是线间串扰，这里说的是一根信号线上的脉冲被耦合到邻近的信号线上，造成邻近线路的干扰。
串扰是有邻近线路之间的布线电感和布线电容所引起的。
使串扰减到最小的最简单的办法是使邻近线路的走线彼此成为直角。
若做不到这一点时，至少也要使邻近线路尽可能地分开。
此外，还可以采用屏蔽线或双绞线来传输信号，避免信号传输过程中的信号“泄漏”。
如确认干扰来自于连接线，还可在连接线上绕磁环。
图15：
传输线的长线差动驱动
当同轴屏蔽线或双绞线用作设备的互连线时，要注意连线的特性阻抗与逻辑电路输出阻抗的匹配问题。
对于同轴电缆来说要选用特性阻抗为50~100Ω的；对双绞线来说，要用每米扭绞100次左右、特性阻抗大约为110Ω的。
传输线的两端都要接地。
传输线的长度要限在5m或更短的距离内。
对5m或更长的线路，应采用差动驱动方式，以保持高频抗扰度。
输出的线路限制在4路以内。
图15给出了两种差动驱动线路。
对100MHz的情况，可用到15m左右。
7.设备内部的布线
在设备内部，布线不当是造成干扰的首要原因，大多数的干扰是发生在同一线束的电缆与电缆之间。
所以正确的布线是设备可靠运行的基本保证之一。
7.1线间的电磁耦合现象及抑制方法
同一线束的线间耦合不外乎是低频磁场的电感耦合和高电压下的电容耦合。
线间距离越近，则线间的互感和静电容就越大。
对于磁场耦合来说，两电路间的耦合情况与干扰信号的频率、线路上流动的电流、线路间的距离、线路的离地高度、耦合路径的长度以及屏蔽层的接地方式有关。
对电容耦合来说，电路间的耦合情况同样也与干扰信号的频率、线间距离、屏蔽情况、线路上的电压高低等因素有关。
因此，为了降低线束内的线间耦合，可采用的方法有：
对磁场耦合：
1〕减小干扰源和敏感电路的环路面积。
最好的办法是使用双绞线和屏蔽线，让信号线与接地线（或载流回路）扭绞在一起，以便使信号与接地线（或载流回路）之间的距离最近。
2〕增大线间的距离，使得干扰源与受感应的线路之间的互感尽可能地小。
3〕如有可能，使得干扰源的线路与受感应的线路呈直角（或接近直角）布线，这样可大大降低两线路间的耦合
对电容耦合：
1〕增大线路间的距离是减小电容耦合的最好办法。
2〕采用屏蔽层，屏蔽层要接地。
3〕降低敏感线路的输入阻抗。
这对CMOS电路比较有效，这是因为CMOS电路的输入阻抗很高，与静电容分压后，干扰信号加到CMOS电路输入端子上成分很高。
如有可能，在CMOS电路的人口端对地并联一个电容或一个阻值较低的电阻，这可以降低线路的输入阻抗，从而降低因静电容而引入的干扰。
4〕如有可能，敏感电路采用平衡线路作输入，平衡线路不接地。
这样干扰源对平衡线路人口所施加的是共模干扰，利用平衡线路固有的共模抑制能力，克服干扰源对敏感线路的干扰。
7.2一般的布线方法
上节提到了影响布线间相互干扰的因素是电流、电压、频率等，所以在正式布线之前，首要的一点是将线路分类。
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