基于FPGA的白噪声发生器DDS信号发生器.docx

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基于FPGA的白噪声发生器DDS信号发生器

编号：

毕业设计（论文）说明书

摘要

现代通讯电子设备的抗干扰测试已经成为必须的测试项目，主要的干扰类型为噪声干扰。

在通信信道测试和电子对抗领域里，噪声始终是最基本、最常用的干扰源之一。

如何产生稳定和精确的噪声信号已经成为一个重要的研究领域。

其中，带限白噪声信号时间相关性小，目前应用最广泛。

现有的硬件高斯白噪声发生器通常分为物理噪声发生器和数字噪声发生器两类，数字噪声发生器虽然没有物理噪声发生器的精度高，但是实现电路较为简单，易于应用。

DDS是直接数字式频率合成器（DirectDigitalSynthesizer）的英文缩写。

与传统的频率合成器相比，DDS具有低成本、低功耗、高分辨率和快速转换时间等优点，广泛使用在电信与电子仪器领域，是实现设备全数字化的一个关键技术。

关键字：

白噪声；正弦信号；方波；锯齿波；三角波；DDS

Abstract

Moderncommunicationelectronicequipmentofanti-disturbancetesthasbecomenecessarytestproject,themaintypesofnoiseinterference.Inthecommunicationchannelandelectronictestagainstfield,noiseisalwaysthemostbasic,mostcommonlyusedoneoftheinterferencesource.Howtogeneratestableandaccuratenoisesignalhasbecomeanimportantfieldofstudy.Amongthem,withlimitedwhitenoisesignalcorrelationtimesmall,themostwidelyusedatpresent.Theexistinghardwaregaussianwhitenoisegeneratorisusuallydividedintophysicalnoisegeneratoranddigitalnoisegeneratortwokinds,digitalnoisegeneratorsalthoughnophysicalnoisegeneratorforthehighprecision,butrealizecircuitissimple,andeasytoapplication.DDSisDirectDigitalfrequencySynthesizer（DirectDigitalSynthesizer）Englishabbreviations.Comparedwiththetraditionalfrequencysynthesizer,withlowcost,DDSlowpowerconsumption,highresolutionandfastconvertingspeedtimeandsoon,widelyusedintelecommunicationsandelectronicinstrumentsfield,istorealizeequipmentfulldigitalakeytechnology.

Keywords：

whitenoise；sinusoidalsignal；squarewave；sawtoothwave；triangularwave；DDS

目录

引言1

1白噪声发生器介绍1

1.1白噪声发生器的应用及要求1

2白噪声发生器的FPGA实现2

2.1FPGA设计概述2

2.1.1FPGA介绍2

2.1.2FPGA的工作原理及基本结构2

2.1.3FPGA的特点5

2.2硬件描述语言及芯片的选择5

2.2.1硬件描述语言的选择5

2.2.2芯片型号的选择6

2.2.3硬件平台介绍7

2.3软件平台的介绍7

2.3.1QuartusⅡ软件介绍7

3设计思路和方案8

3.1系统整体设计8

3.2系统各个模块设计9

3.2.1伪随机码模块设计9

3.2.2正弦波发生模块设计11

3.2.3波形选择模块设计16

3.2.4频率选择模块设计16

4仿真与验证18

4.1时序仿真18

4.1.1计数器模块仿真18

4.1.2伪随机码模块仿真19

4.2.2波形发生模块仿真19

4.2.3波形选择模块仿真22

4.2.4频率按键控制选择模块仿真22

4.3硬件验证22

5外围电路设计与实现27

5.1系统底板的设计27

5.2DA转换模块的设计28

5.2.1DA芯片的原理28

5.2.2DA芯片的选择29

6系统调试30

6.1FPGA部分的系统调试30

6.2DA部分的系统调试31

6.3系统调试31

7结论34

谢辞35

参考文献36

引言

白噪声是指在较宽的频率范围内，各等带宽的频带所含的噪声能量相等的噪声。

一般在物理上把它翻译成白噪声（whitenoise）。

白噪声或白杂讯，是一种功率频谱密度为常数的随机信号或随机过程。

换句话说，此信号在各个频段上的功率是一样的，由于白光是由各种频率（颜色）的单色光混合而成，因而此信号的这种具有平坦功率谱的性质被称作是“白色的”，此信号也因此被称作白噪声。

相对的，其他不具有这一性质的噪声信号被称为有色噪声，理想的白噪声具有无限带宽，因而其能量是无限大，这在现实世界是不可能存在的。

实际上，我们常常将有限带宽的平整讯号视为白噪音，因为这让我们在数学分析上更加方便。

然而，白噪声在数学处理上比较方便，因此它是系统分析的有力工具。

一般，只要一个噪声过程所具有的频谱宽度远远大于它所作用系统的带宽，并且在该带宽中其频谱密度基本上可以作为常数来考虑，就可以把它作为白噪声来处理。

例如，热噪声和散弹噪声在很宽的频率范围内具有均匀的功率谱密度，通常可以认为它们是白噪声。

现代通讯电子设备的抗干扰测试已经成为必须的测试项目，主要的干扰类型为噪声干扰。

在通信信道测试和电子对抗领域里，噪声始终是最基本、最常用的干扰源之一。

如何产生稳定和精确的噪声信号已经成为一个重要的研究领域。

其中，带限白噪声信号时间相关性小，目前应用最广泛。

现有的硬件高斯白噪声发生器通常分为物理噪声发生器和数字噪声发生器两类，数字噪声发生器虽然没有物理噪声发生器的精度高，但是实现电路较为简单，易于应用。

FPGA技术的发展，提高了硬件噪声发生器的速度和性能，相比基于软件实现的噪声发生器，展现出更大的优势。

本文设计的高斯白噪声发生器采用FPGA的方式实现。

1白噪声发生器介绍

1.1白噪声发生器的应用及要求

白噪声是电路或系统中不含信息量的电压或电流。

在工业与自然界中，存在着各种干扰源（噪声源），如大功率电力电子器件的接入、大功率用电设备的开启与断开、雷击闪电等都会使空间电场和磁场产生有序或无序的变化，这些都是干扰源（或噪声源）。

这些源产生的电磁波或尖峰脉冲通过磁、电耦合或是通过电源线等路径进入放大电路，各种电气设备，形成各种形式的干扰。

为了更好地应对这些干扰我们需要人为的产生白噪声以检验产品的可靠性能。

在通信系统找的随机噪声会是模拟信号失真和使数字信号出现误码，并且还会限制信道容量的一个重要因素。

因此人们经常希望消除会减小通信系统中的随即噪声。

另一方面，有时人们会希望获得随机噪声。

例如，在实验室中对通信设备或系统性能进行测试时，可能要故意加入一定的随机噪声。

又例如，为了实现高可靠的保密通信，也希望利用随机噪声。

为了上述目的，必须能够产生符合要求的随机噪声。

然而，利用随机噪声的最大困难是它难以重复产生和处理。

2白噪声发生器的FPGA实现

2.1FPGA设计概述

2.1.1FPGA介绍

FPGA（Field－ProgrammableGateArray），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。

它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。

目前以硬件描述语言（Verilog或VHDL）所完成的电路设计，可以经过简单的综合与布局，快速的烧录至FPGA上进行测试，是现代IC设计验证的技术主流。

这些可编辑元件可以被用来实现一些基本的逻辑门电路（比如AND、OR、XOR、NOT）或者更复杂一些的组合功能比如解码器或数学方程式。

在大多数的FPGA里面，这些可编辑的元件里也包含记忆元件例如触发器（Flip－flop）或者其他更加完整的记忆块。

系统设计师可以根据需要通过可编辑的连接把FPGA内部的逻辑块连接起来，就好像一个电路试验板被放在了一个芯片里。

一个出厂后的成品FPGA的逻辑块和连接可以按照设计者而改变，所以FPGA可以完成所需要的逻辑功能。

FPGA一般来说比ASIC（专用集成芯片）的速度要慢，无法完成复杂的设计，而且消耗更多的电能。

但是他们也有很多的优点比如可以快速成品，可以被修改来改正程序中的错误和更便宜的造价。

厂商也可能会提供便宜的但是编辑能力差的FPGA。

因为这些芯片有比较差的可编辑能力，所以这些设计的开发是在普通的FPGA上完成的，然后将设计转移到一个类似于ASIC的芯片上。

另外一种方法是用CPLD（复杂可编程逻辑器件备）。

2.1.2FPGA的工作原理及基本结构

FPGA采用了逻辑单元阵列LCA（LogicCellArray）这样一个概念，内部包括可配置逻辑模块CLB（ConfigurableLogicBlock）、输出输入模块IOB（InputOutputBlock）和内部连线（Interconnect）三个部分。

现场可编程门阵列（FPGA）是可编程器件。

与传统逻辑电路和门阵列（如PAL，GAL及CPLD器件）相比，FPGA具有不同的结构，FPGA利用小型查找表（16×1RAM）来实现组合逻辑，每个查找表连接到一个D触发器的输入端，触发器再来驱动其他逻辑电路或驱动I/O，由此构成了既可实现组合逻辑功能又可实现时序逻辑功能的基本逻辑单元模块，这些模块间利用金属连线互相连接或连接到I/O模块。

FPGA的逻辑是通过向内部静态存储单元加载编程数据来实现的，存储在存储器单元中的值决定了逻辑单元的逻辑功能以及各模块之间或模块与I/O间的联接方式，并最终决定了FPGA所能实现的功能，FPGA允许无限次的编程.

目前主流的FPGA仍是基于查找表技术的，已经远远超出了先前版本的基本性能，并且整合了常用功能（如RAM、时钟管理和DSP）的硬核（ASIC型）模块。

FPGA芯片主要由7部分完成，分别为：

可编程输入输出单元、基本可编程逻辑单元、完整的时钟管理、嵌入块式RAM、丰富的布线资源、内嵌的底层功能单元和内嵌专用硬件模块。

每个模块的功能如下：

（1）可编程输入输出单元（IOB）

可编程输入/输出单元简称I/O单元，是芯片与外界电路的接口部分，完成不同电气特性下对输入/输出信号的驱动与匹配要求，其示意结构如图1-2所示。

FPGA内的I/O按组分类，每组都能够独立地支持不同的I/O标准。

通过软件的灵活配置，可适配不同的电气标准与I/O物理特性，可以调整驱动电流的大小，可以改变上、下拉电阻。

目前，I/O口的频率也越来越高，一些高端的FPGA通过DDR寄存器技术可以支持高达2Gbps的数据速率。

外部输入信号可以通过IOB模块的存储单元输入到FPGA的内部，也可以直接输入FPGA内部。

当外部输入信号经过IOB模块的存储单元输入到FPGA内部时，其保持时间（HoldTime）的要求可以降低，通常默认为0。

为了便于管理和适应多种电器标准，FPGA的IOB被划分为若干个组（bank），每个bank的接口标准由其接口电压VCCO决定，一个bank只能有一种VCCO，但不同bank的VCCO可以不同。

只有相同电气标准的端口才能连接在一起，VCCO电压相同是接口标准的基本条件。

（2）可配置逻辑块（CLB）

CLB是FPGA内的基本逻辑单元。

CLB的实际数量和特性会依器件的不同而不同，但是每个CLB都包含一个可配置开关矩阵，此矩阵由4或6个输入、一些选型电路（多路复用器等）和触发器组成。

开关矩阵是高度灵活的，可以对其进行配置以便处理组合逻辑、移位寄存器或RAM。

在Xilinx公司的FPGA器件中，CLB由多个（一般为4个或2个）相同的Slice和附加逻辑构成，如图1-3所示。

每个CLB模块不仅可以用于实现组合逻辑、时序逻辑，还可以配置为分布式RAM和分布式ROM。

Slice是Xilinx公司定义的基本逻辑单位，其内部结构如图1-4所示，一个Slice由两个4输入的函数、进位逻辑、算术逻辑、存储逻辑和函数复用器组成。

算术逻辑包括一个异或门（XORG）和一个专用与门（MULTAND），一个异或门可以使一个Slice实现2bit全加操作，专用与门用于提高乘法器的效率；进位逻辑由专用进位信号和函数复用器（MUXC）组成，用于实现快速的算术加减法操作；4输入函数发生器用于实现4输入LUT、分布式RAM或16比特移位寄存器（Virtex-5系列芯片的Slice中的两个输入函数为6输入，可以实现6输入LUT或64比特移位寄存器）；进位逻辑包括两条快速进位链，用于提高CLB模块的处理速度。

（3）数字时钟管理模块（DCM）

业内大多数FPGA均提供数字时钟管理（Xilinx的全部FPGA均具有这种特性）。

Xilinx推出最先进的FPGA提供数字时钟管理和相位环路锁定。

相位环路锁定能够提供精确的时钟综合，且能够降低抖动，并实现过滤功能。

（4嵌入式块RAM（BRAM）

大多数FPGA都具有内嵌的块RAM，这大大拓展了FPGA的应用范围和灵活性。

块RAM可被配置为单端口RAM、双端口RAM、内容地址存储器（CAM）以及FIFO等常用存储结构。

RAM、FIFO是比较普及的概念，在此就不冗述。

CAM存储器在其内部的每个存储单元中都有一个比较逻辑，写入CAM中的数据会和内部的每一个数据进行比较，并返回与端口数据相同的所有数据的地址，因而在路由的地址交换器中有广泛的应用。

除了块RAM，还可以将FPGA中的LUT灵活地配置成RAM、ROM和FIFO等结构。

在实际应用中，芯片内部块RAM的数量也是选择芯片的一个重要因素。

单片块RAM的容量为18k比特，即位宽为18比特、深度为1024，可以根据需要改变其位宽和深度，但要满足两个原则：

首先，修改后的容量（位宽深度）不能大于18k比特；其次，位宽最大不能超过36比特。

当然，可以将多片块RAM级联起来形成更大的RAM，此时只受限于芯片内块RAM的数量，而不再受上面两条原则约束。

（5）丰富的布线资源

布线资源连通FPGA内部的所有单元，而连线的长度和工艺决定着信号在连线上的驱动能力和传输速度。

FPGA芯片内部有着丰富的布线资源，根据工艺、长度、宽度和分布位置的不同而划分为4类不同的类别。

第一类是全局布线资源，用于芯片内部全局时钟和全局复位/置位的布线；第二类是长线资源，用以完成芯片Bank间的高速信号和第二全局时钟信号的布线；第三类是短线资源，用于完成基本逻辑单元之间的逻辑互连和布线；第四类是分布式的布线资源，用于专有时钟、复位等控制信号线。

在实际中设计者不需要直接选择布线资源，布局布线器可自动地根据输入逻辑网表的拓扑结构和约束条件选择布线资源来连通各个模块单元。

从本质上讲，布线资源的使用方法和设计的结果有密切、直接的关系。

（6）底层内嵌功能单元

内嵌功能模块主要指DLL（DelayLockedLoop）、PLL（PhaseLockedLoop）、DSP和CPU等软处理核（SoftCore）。

现在越来越丰富的内嵌功能单元，使得单片FPGA成为了系统级的设计工具，使其具备了软硬件联合设计的能力，逐步向SOC平台过渡。

DLL和PLL具有类似的功能，可以完成时钟高精度、低抖动的倍频和分频，以及占空比调整和移相等功能。

Xilinx公司生产的芯片上集成了DLL，Altera公司的芯片集成了PLL，Lattice公司的新型芯片上同时集成了PLL和DLL。

PLL和DLL可以通过IP核生成的工具方便地进行管理和配置。

内嵌专用硬核是相对底层嵌入的软核而言的，指FPGA处理能力强大的硬核（HardCore），等效于ASIC电路。

为了提高FPGA性能，芯片生产商在芯片内部集成了一些专用的硬核。

例如：

为了提高FPGA的乘法速度，主流的FPGA中都集成了专用乘法器；为了适用通信总线与接口标准，很多高端的FPGA内部都集成了串并收发器（SERDES），可以达到数十Gbps的收发速度

2.1.3FPGA的特点

（1）采用FPGA设计ASIC电路（专用集成电路），用户不需要投片生产，就能得到合用的芯片。

（2）FPGA可做其它全定制或半定制ASIC电路的中试样片。

（3）FPGA内部有丰富的触发器和I/O引脚。

（4）FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。

（5）FPGA采用高速CMOS工艺，功耗低，可以与CMOS、TTL电平兼容。

可以说，FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。

FPGA是由存放在片内RAM中的程序来设置其工作状态的，因此，工作时需要对片内的RAM进行编程。

用户可以根据不同的配置模式，采用不同的编程方式。

加电时，FPGA芯片将EPROM中数据读入片内编程RAM中，配置完成后，FPGA进入工作状态。

掉电后，FPGA恢复成白片，内部逻辑关系消失，因此，FPGA能够反复使用。

FPGA的编程无须专用的FPGA编程器，只须用通用的EPROM、PROM编程器即可。

当需要修改FPGA功能时，只需换一片EPROM即可。

这样，同一片FPGA，不同的编程数据，可以产生不同的电路功能。

因此，FPGA的使用非常灵活。

2.2硬件描述语言及芯片的选择

2.2.1硬件描述语言的选择

硬件描述语是一种用形式化方式描述数字电路和系统的语言。

数字电路系统的设计者利用这种语言可以从上层到下层（从抽象到具体）逐层描述自己的设计思路，用一系列分层的模块来表示极其复杂的数字系统。

然后利用电子设计自动化（以下称为EDA）攻击逐层进行仿真验证，再把其中需要变为具体物理电路的模块组合经由自动综合工具转换到门级电路网表。

接下去再用专用的集成电路（ASIC）或现场可编程门列阵（FPGA）自动布局布线工具把网表转化为具体电路布线结构的实现。

在制成物理器件之前，还可以用Verilog的门级模型来代替具体基本元件。

因其逻辑功能和延时特性与真实的物理元件完全一致，所以在仿真工具的支持下能验证复杂数字系统物理结构的正确性，使投片的成功率达到100%。

目前，这种称为高层次设计的方法已被广泛采用。

据统计，目前在美国硅谷约有90%以上的ASIC和FPGA已采用Verilog硬件描述语言进行设计。

该语言允许设计者进行各种级别的逻辑设计，进行数字逻辑系统的仿真验证、时序分析、逻辑综合。

与VHDL相比VHDL的最大优点是：

它是一种非常容易掌握的硬件描述语，只要有C语言的编程基础，通过20学时的学习，再加上一段实际操作，一般可在2到3个月内掌握这种设计方法的基本技术。

2.2.2芯片型号的选择

核心板上的FPGA芯片采用的是CycloneⅡ系列的EP2C5Q208C8N此芯片资源丰富，价格适中，非常适合FPGA初中级学习使用，它的资源如图2.1所示.

图2.1

通常，芯片的逻辑单元和RAM的数量是重要的参考指标，对于EP2C5Q208来说，已经足够初学者使用了。

核心板上FPGA主芯片的原理图如图2.2所示

2.10所示。

图2.2

2.2.3硬件平台介绍

硬件平台采用睿智公司的核心板。

之所以用这款和新版是因为睿智FPGA开发板用户群体面向广大的高校相关专业学生、电子爱好者、科研单位、企事业单位的开发设计人员，适合于产品原型的快速开发、学生参加各种电子设计大赛、学习FPGA技术入门，课程设计以及毕业设计等，亦可用于系统设计前期快速评估设计方案。

特别适合FPGA、NIOSII、SOPC快速入门和产品开发及验证。

核心板资源：

FPGA主芯片采用Altera公司高性价比FPGA：

Cyclone2系列EP2C5Q208C8N。

板载EPCS4N串行配置芯片，同时支持JTAG和AS模式。

板载50MHz有源晶振，提供系统工作时钟。

采用大功率LDO电源管理芯片1085-3.3V最大支持3A的3.3V电压输出；

2.3软件平台的介绍

2.3.1QuartusⅡ软件介绍

本设计以Alrera公司开发的EDA工具QuartusⅡ软件作为软件平台。

QuartusII是Altera公司的综合性PLD开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（AlteraHardwareDescriptionLanguage）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。

QuartusII可以在XP、Linux以及Unix上使用，除了可以使用Tcl脚本完成设计流程外，提供了完善的用户图形界面设计方式。

具有运行速度快，界面统一，功能集中，易学易用等特点。

QuartusII支持Altera的IP核，包含了LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。

对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA工具。

此外，QuartusII通过和DSPBuilder工具与Matlab/Simulink相结合，可以方便地实现各种DSP应用系统；支持Altera的片上可编程系统（SOPC）开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台。

下面具体介绍QuartusⅡ软件的开发的基本操作：

（1）编辑输入设计文件

设计输入有多种方式，主要包括采用硬件描述语言进行设计的文本输入方式和图形输入方式，或者采用文本、图形两者混合的设计输入方式。

（2）编译及综合

输入设计文件后，需要对所输入的设计文件进行编译及综合，最终生成所需的网表文件。

（3）仿真

仿真，也称为模拟（Simulation），是对所设计电路的一种间接的检测方法。

对电路设计的逻辑行为和运行功能进行模拟检测，可以获得许多电路设计方面的信息，便于查错和修改设计。

仿真包括功能仿真和时序仿真，功能仿真对电路逻辑功能进行验证，时序仿真是接近真实器件运行的仿真，通过时序仿真可以估计设计的性能及检查和消除竞争冒险等。

仿真包括建立波形文件、输入信号结点、设置输入信号、波形文件存盘和运行仿真器等操作过程。

（4）绑定管脚

设计文件得到后，还要下载到目标芯片中。

目标芯片一般是可编程逻辑器件FPGA或CPLD（EPLD）。

绑定管脚就是根据目标芯片的引脚分布规则，确定设计电路的输入/输出端口与目标芯片的连接关系，即把哪一条设计电路的输入/输出端口，连接到目标芯片的哪一只引脚（Pin）上。

（5）配置

在编程下载设计文件之前，首先要将串行电缆将电路板的下载接口与计算机