计算机组织与结构第4章存储器组织与结构.ppt

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1,第4章存储器组织与结构,2,4.1存储系统概述,一、存储器分类,1、按存储介质分类存储介质必须有区别明显的两个物理状态（表示0/1）,*半导体存储器：

如内存；*磁性材料存储器：

如磁盘、磁带；*光介质存储器：

如光盘,2、按存取方式及功能分类,*顺序存取存储器（SAM）：

按记录块为单位进行编址，存取时间与读/写头到访问地址的相对位置有关；*随机存取存储器（RAM）：

按存储字为单位进行编址，存取时间与访问的地址无关（时间固定）；,3,3、按在计算机中的作用分类,*直接存取存储器（DAM）：

信息存取区域定位与RAM类似，区域内操作与SAM类似；,*只读存储器（ROM）：

操作方式为只能取、不能存可由RAM或DAM构成，信息读取的定位由存储器结构决定,*主存储器（MM）：

可直接与CPU交换信息的MEM构成MOS型半导体、动态RAM和ROM*辅助存储器（AM）：

主存的后援MEM构成磁性/光介质材料、SAM/DAM,*高速缓冲存储器（Cache）：

CPU与主存间的缓冲MEM构成MOS型半导体、静态RAM,*控制存储器（CM）：

CPU内部存放微程序的MEM构成MOS型半导体、ROM,4,二、主存储器的主要性能指标,*容量（S）：

能存储的二进制信息总量，常以字节（B）为单位,*速度（B）：

常用带宽、存取时间或存取周期表示存取时间（TA）指MEM从收到命令到结果输出所需时间；存取周期（TM）指连续访存的最小间隔时间，TM=TA+T恢复,*价格：

常用总价格C或每位价格c表示，c=C/S。

带宽（BM）指单位时间内MEM最多可读写的二进制位数；BM=W/TM，其中W为一次读写的数据宽度，又称为“最大数据传输率”，以bps为单位,5,三、层次结构存储系统,1、层次结构的引入,*程序访问局部性规律：

程序执行时，指令和数据呈现的相对簇聚特性。

*用户需求矛盾的解决方案：

*用户需求的矛盾：

需求大容量、高速度、低价格矛盾,时间局部性被访问过的信息，可能很快被再次访问；空间局部性被访问信息的相邻信息，可能很快被访问,高速度、大容量、低价格,近期常用数据放在“前方”MEM（快而小）中；近期不用数据放在“后方”MEM（慢而大）中。

6,2、层次结构的存储系统

（1）层次存储系统组成,*思想：

用多种类型MEM构成前方-后方的层次结构；,各层MEM之间信息传递是“透明”的,前方MEM中信息为后方MEM中信息的副本；,M1,M2,Mn,

（2）常见的存储系统层次结构围绕主存的层次结构一般为“Cache-主存-辅存”三种MEM构成的两个存储层次,7,*“Cache-主存”存储层次：

-设置高速缓冲存储器目标解决主存速度问题（Cache的速度，主存的容量）,*“主存-辅存”存储层次：

目标解决主存容量问题（主存的速度，辅存的容量）可能存在：

（执行的）程序空间主存空间,主存-辅存间信息交换,8,（3）层次存储系统的工作方式*程序执行需求：

即将执行的指令和数据存放在主存中,*层次存储系统的工作方式：

虚拟存储器,主存,9,4.2半导体存储器基础,*静态RAM用触发器存储信息，长时间不访问及信息读出后信息值（状态）保持不变；*动态RAM用电容存储信息，长时间不访问及信息读出后信息值（状态）被破坏，需及时恢复信息值（称为刷新及再生）。

10,1、SRAM存储元的组成原理存储元RAM中存储1位二进制信息的电路；,一、静态RAM（StaticRAM，SRAM）,保持使W=V地T5和T6截止T1、T2状态保持不变；,*6管MOS静态存储元工作原理：

11,2、SRAM芯片的组成原理,

（1）存储芯片基本组成主要由存储阵列、地址译码器、I/O电路、控制线路等组成,*存储阵列：

不同的存储单元有一维和二维两种组织方式,正方形阵列可减少连线长度减少信号延迟,12,*地址译码器：

有一维、二维两种译码方式译码器输出线数2M根22M/2根,*驱动器：

X译码器每个输出需控制同一行各存储元的字选线设置驱动器增加驱动能力I/O电路输出时需驱动总线信号（负载大）,常见译码方式二维译码方式同一列存储元共用位选择线,13,*片选与控制电路：

片选MEM常由多个芯片组成，读/写操作常针对某个芯片,14,

（2）存储器芯片相关参数与结构组织,*芯片相关参数：

存储阵列空间阵列空间=存储字数存储字长,数据引脚数量引脚组织成双向时，引脚数=存储字长引脚组织成单向时，引脚数=2*存储字长地址引脚数量引脚数=log2存储字数，即引脚数=log2（阵列空间/存储字长）,练习1某SRAM芯片容量为4K位，数据引脚（双向）为8根，地址引脚为多少根？

若数据引脚改为32根，地址引脚为多少根？

练习2某SRAM芯片数据引脚（单向）为8根、地址引脚亦为8根，芯片存储容量为多少个字节？

15,*SRAM芯片结构组织：

-以Intel2114SRAM芯片为例参数容量=1K4位，数据引脚=4根（双向），地址引脚=10根,结构正方形存储阵列（6464）；4套I/O电路；二维译码（log264=6、log264/4=4）,16,3、SRAM芯片的读写时序,*读周期时序：

（存储器对外部信号的时序要求）,17,*写周期时序：

18,二、动态存储器（DynamicRAM，DRAM）,1、动态RAM存储元工作原理,写入所写数据加到WD上；打开T3对CS充电/放电,保持断开T3无放电回路CS可保存信息（会缓慢泄漏）需定时刷新CS中信息,读出在上加正脉冲对CD预充电；打开T2读RD上电压变化（非破坏性读）,刷新先读出数据、再写入所读数据,*3管MOS式动态存储元工作原理：

动态RAM目标：

降低功耗、节约成本,19,*单管MOS式动态存储元工作原理：

写入所写数据加到D上，打开T1对CS充电或放电；,保持断开T1无放电回路信息存储在CS中（会缓慢泄漏）；,读出在D上加正脉冲对CD预充电，打开T1读D上电压变化（破坏性读）使CS与CD上电位不等CS得到充电,刷新步骤与读操作完全相同。

立即用所读数据对CS重新写入,称为再生,*单管MOS式存储元与3管MOS式存储元的区别：

相同均需定时（如2ms3.3ms内）对各存储元刷新不同只需1个MOS管、只需1根数据线，读后需立即再生,20,2、DRAM芯片的组成原理,

（1）3管MOS式DRAM芯片的组成,*基本结构：

与SRAM类似，设置刷新放大器、预充电电路；不采用差分方式传送数据；增加刷新控制机构,*芯片操作：

与SRAM相同，增加了刷新操作,21,*存储元刷新的实现：

用刷新操作实现要求所刷新存储元和I/O电路断开；,如何提高刷新的效率？

*行刷新方式的芯片引脚组织：

方案地址引脚不变，增加REF引脚（刷新时列地址无用）；,方案地址引脚减半，增加行列地址类型的标识引脚,同一行中所有存储单元同时刷新！

可代替CS,列译码器输出全部无效,每列设置刷新放大器,称为行刷新,22,

（2）单管MOS式DRAM芯片的组成,*基本结构：

通常采用地址分两次传送方式组织增设地址锁存器、时序控制电路，再生电路,*芯片操作：

读、写、刷新（行刷新方式无列地址）,23,（3）DRAM芯片组成示例*Intel2116芯片：

单管MOS存储元、地址分两次传送参数容量=16K1位；地址引脚=14/2=7根；数据引脚=2根（单向DIN/DOUT、共1位宽度）,结构2个64128存储阵列，时钟发生器串联,24,*Intel2164芯片：

单管MOS型存储元、地址分两次传送参数64K1b容量，2根数据（单向）、16/2=8根地址引脚,结构4个128128存储阵列；2套行、列译码器可同时译码；2套读出再生放大器,25,3、DRAM芯片的操作时序,*读周期时序：

26,*刷新周期时序：

与读周期类似，区别在于CAS在整个操作过程中无效行刷新时不需要列地址,时钟发生器可检测ttRC?

27,4、DRAM芯片的刷新*刷新周期：

同一存储元连续两次刷新的最大间隔；与DRAM芯片的组成及存储元材料有关,*刷新方法：

每个刷新周期内，循环进行所有行的行刷新,

（1）DRAM芯片刷新方式通常有集中式、分散式、异步式三种方式,*集中式刷新：

将所有行刷新集中在刷新周期的后部,特点存在“死区”（不能进行读/写操作的时间段）,28,*分散式刷新：

将行刷新分散在每个存取周期中,特点避免了“死区”，增加了存取时间（1倍）,*异步式刷新：

将行刷新均匀分布在刷新周期中,特点“死区”可忽略，支持固有的存取周期最常用,29,

（2）DRAM芯片刷新实现按约定的刷新方式，由专用电路定时产生行刷新命令,*DRAM芯片的刷新电路：

固化了刷新方式,*刷新电路在计算机的位置：

通常独立存在于DRAM芯片/模块之外DRAM控制器,产生行刷新地址,30,5、MOS型SRAM与DRAM芯片比较,*DRAM芯片的优点：

*DRAM芯片的缺点：

DRAM速度远低于SRAM使用动态元件（电容）所致,*RAM芯片应用：

SRAM芯片常用来构成高速度、小容量MEM，如CacheDRAM芯片常用来构成大容量MEM，如主存,DRAM集成度远高于SRAM；常采用单管MOS存储元DRAM地址引脚是SRAM的一半；常采用地址分两次传送方式DRAM功耗约为SRAM的1/4；采用单管MOS存储元所致DRAM成本远低于SRAM,31,三、只读存储器（ReadonlyMemory，R0M）,*ROM：

信息注入MEM后不能再改变，它具有非易失性,*半导体ROM：

具有非易失性的半导体MEM，如EPROM、FLASH等,用户希望可改变信息,*ROM芯片组成：

与SRAM类似，区别在于存储元的实现及操作,1、掩模ROM（MROM）*特征：

用户不可修改信息；*存储元状态：

用MOS管的有/无表示“1”/“0”；,*数据读出：

字选线加电压时，位线电压为所选存储元的数据,32,2、可编程ROM（PROM）*特征：

用户可一次性修改信息（电写入）；*存储元状态：

用二极管/熔丝的通/断表示“1”/“0”；,*数据写入：

字线X加电压，若写0VD=V地熔丝熔断，若写1VD=V中熔丝不断；,*数据读出：

字线X加电压、VD=V中，检测VD变化可读出数据,33,3、可擦除可编程ROM（EPROM）*特征：

用户可多次修改信息（电写入、光擦除）；*存储元状态：

常用浮栅雪崩注入MOS管（即FAMOS管）的浮栅Gf是/否带电荷表示“1”/“0”；,*数据读出：

Gf带电荷时FAMOS导通VD=0V，否则VD=VCC；,*写数据“1”（写入）：

VPP=+25V、脉冲宽度约50ms；,*写数据“0”（擦除）：

用紫外线照射1020分钟（Gf上电子获得光子能量穿过SiO2层与基体电荷中和）整个芯片一起擦除,34,4、电可擦除可编程ROM（E2PROM）*特征：

用户可多次修改信息（电写入、电擦除）；*存储元状态：

用浮栅隧道氧化层MOS管（即Flotox管）的浮栅是/否带电荷表示“1”/“0”；,*数据读出：

Gf带电荷时Flotox截止VD不变，否则VD=0V；需+7V的GC,*数据写入与擦除：

写0时Gf放电，写1时Gf吸收电荷；,通常同一行存储元的GC互连擦除精度通常为行,35,5、闪速存储器（FLASH）*特征：

用户可多次修改信息（电写入、电擦除）；*存储元状态：

与叠栅EPROM类似，但氧化层更薄,*数据写入与擦除：

与E2PROM相同，擦除与源极S有关；通常一定数量存储元的S互连擦除精度通常为块,操作速度更快,*数据读出：

与E2PROM相同；,36,4.3主存储器,一、主存储器的组成,*主存储器相关概念：

主存容量=主存单元长度主存单元个数,37,*应用对主存空间的需求：

*主存储器的组成：

由ROM、RAM芯片组成的特定存储字长的存储器；ROM空间大小固定、RAM空间大小可选配（最大空间）,38,二、主存储器的逻辑设计,存储器容量=存储字长存储字数=存储单元长度存储单元个数,*主存逻辑设计：

使用ROM、SRAM或DRAM芯片进行容量扩展，实现主存单元长度和主存单元个数。

*存储器容量扩展方法：

位扩展法、字扩展法、字位扩展法,1、位扩展法（又称并联扩展）*目的：

扩展存储器的存储字长,存储器容量扩展的特例,*芯片连接特征：

各芯片数据引脚连接不同，其余引脚连接相同,39,例1用1K1位SRAM芯片构成1K4位存储模块,例2用1K1位DRAM芯片（地址分两次传送）构成1K4位存储模块,40,2、字扩展法（又称串联扩展）*目的：

扩展存储器的存储字数,例3用1K4位SRAM芯片构成2K4位存储模块,解：

芯片数量,各芯片地址范围存储模块有log2（2K）=11位地址，,共需（2K4b）（1K4b）=2片；,各芯片片选有效逻辑0#、1#芯片分别为A10=0、A10=1,练习1用1M4位SRAM芯片构成4M4位存储模块,41,例4用1K4位DRAM芯片（地址分两次传送）构成4K4位存储模块,解：

封装地址方法,A5,无法在第1次地址中获得A5，行不通！

独立控制方法,42,3、字位扩展法*目的：

同时扩展存储器的存储字长和存储字数,例5用1K4位SRAM芯片构成2K8位存储模块,解：

芯片数量,共需（2K8b）（1K4b）=4片；,连接图,各芯片地址范围存储模块有log2（2K）=11位地址，,43,练习2用1K4位SRAM芯片构成4K8位存储模块,例6用1K4位ROM、1K8位SRAM芯片构成4K8位存储模块，其中前1KB空间为只读空间,解：

芯片数量,共需ROM2片、SRAM3片；,各芯片地址范围模块有log2（4K）=12位地址芯片有10位地址,连接图,44,三、主存储器与CPU的连接,1、CPU与外部的接口,*CPU访问外部的过程：

冯诺依曼模型要求按地址访问,*CPU与外部的接口：

包括地址、数据、控制和状态4种信号,如何表示读/写状态与空闲状态,必须用2个信号表示；,如何区分访问的是主存或I/O设备,45,2、主存储器与CPU的连接,*需进行信号及时序的转换：

*SRAM主存与DRAM主存的接口信号：

简化复杂度重点讨论SRAM主存与CPU的连接,46,

（1）数据线的连接,*要求：

主存数据线数CPU数据引脚数,*连接：

CPU数据引脚与主存数据线一一对应连接,

（2）地址线的连接,*要求：

实际的主存地址空间CPU支持的主存地址空间,*连接：

CPU地址引脚低位与主存地址线一一对应连接；CPU地址引脚高位与主存片选线按一定逻辑连接,47,CPU读/写命令线与主存读/写线直接连接；CPU其余命令线与主存片选线按一定逻辑连接MEM操作逻辑,（4）片选线的连接*有效逻辑：

对MEM操作、操作地址在主存地址范围内时,*连接：

48,解：

需ROM芯片=（4K8b）（2K8b）=2块，RAM芯片=6块；,主存地址共14位（A13A0），各芯片的片选有效逻辑,49,主存内部组成16K地址空间需14根地址线,50,主存与CPU的连接主存16K空间CPU的64K空间,练习16位CPU的最大主存空间为2MB、主存按字编址，欲配置512KB主存（前128KB为只读空间），现有64K8位ROM、64K16位SRAM、256K16位SRAM芯片可用。

请画出主存内部芯片连接图，及主存与CPU的连接图,思考若主存由DRAM芯片构成，则如何与CPU进行连接？

51,附：

计算机中主存容量的可选配实现（不作课程要求）,主存控制器支持的主存模块的最大数量固定；即内存条即主板上的BANK插槽数,各主存模块的接口统一、容量可变；不同时期流行规格不同，常见168线DIMM,52,系统启动时，检测内存条的容量、分配内存条的地址范围,硬件支持内存条均包含SPD芯片，并与SMB连接；串行的存在检测芯片系统管理总线,主存控制器实现内存条选择和信号转换,地址分配BIOS按BANK顺序分配各内存条的地址范围,检测实现启动时，BIOS通过SMB读取所有BANK的容量；,53,三、提高访存速度的措施,*提高访存速度的方法：

减少TM或平均TM、增加W,*CPU的访存特征：

一次访存的信息常为多个存储字，多次访存的地址常为连续的；,主存按数据最小长度编址,程序访问局部性规律,带宽B=W/TM,1、多模块存储器-多体存储器,*多体MEM工作方式：

串行方式、并行方式、交叉方式；,*多体MEM编址方式：

54,

（1）串行工作方式-适用于顺序编址方式同一时刻只有一个存储体工作；W=w、TM=TM,*特点：

访存性能无任何提高，便于扩展MEM容量,

（2）并行工作方式-适用于交叉编址方式同一时刻所有存储体可同时工作；W=nw、TM=TM,55,*多体并行MEM与CPU的连接：

CPU引脚设置,数据线数=主存字长存储体数，,连接信号转换时需作特殊处理,体选择信号可表示起始体号及信息长度,56,（3）交叉工作方式-适用于交叉编址方式存控部件使各存储体流水工作；W=w、TM=1/nTM,多模块存储器应用：

多体并行MEM应用更广泛，多体并行MEM+多体交叉MEM效果更佳,57,2、高性能存储器,

（1）EDODRAM（ExtendedDataOutputDRAM）*提高性能思路：

同时读出并缓冲一行信息，减小平均TM,*实现原理：

用SRAM保存上次读操作的一行信息，当前读操作的行地址若与上次读操作相同，则直接从SRAM中取出信息,58,*猝发传送（成组传送）模式：

（2）SDRAM（SynchronousDRAM）*提高性能思路：

采用同步工作方式，减小TM及平均TM；,*实现原理：

基于CLK进行信号锁存及I/O；,MEM从所接收地址开始，连续读/写多个存储字（内部计数器产生各存储字地址），减少了多个地址连续数据传送的平均TM,59,支持成组传送方式,猝发长度由工作方式REG确定,常规传送表示猝发长度=1的成组传送,操作步骤a）设置猝发长度、b）首地址及操作命令,60,（3）DDRSDRAM（DoubleDataRateSDRAM）*提高性能思路：

使用多体交叉存取技术，减小TM,*实现原理：

*DDR2SDRAM：

由4个存储体组成，与DDRSDRAM原理基本相同。

多模块MEM为MEM级优化技术高性能MEM为MEM内优化技术,两个存储体轮流工作，CLK上升沿和下降沿均I/O,61,3、双端口存储器-同时支持两个操作,*结构：

2套译码+I/O+读写电路，1个存储阵列+判断逻辑电路,*应用：

并行操作的寄存器堆（组），Cache目录表等,存储元连接2个独立的行选MOS管、数据线及列选MOS管,作业二：

P1437、8、11、12、14,62,4.4高速缓冲存储器,一、Cache的基本原理,*Cache的功能：

是主存的快速缓冲器,*Cache的性能：

命中率（H）HC=NC/（NC+NM）其中,（NC+NM）CPU访存总次数，NC、NM访存在Cache、主存中的命中次数,平均访问时间TA=HCTCache+（1-HC）TMem,63,1、Cache的存储空间管理,

（1）Cache与主存的信息交换单位*目标：

尽量减小平均访问时间TA,*减小TA的方法分析：

提高HC,TMemTM首地址+nTM数据,程序访问局部性,减小TMemTMemn（TM地址+TM数据）,相邻信息一起在Cache中,*Cache与主存的信息交换单位：

字块（又称块或行）,字块大小确定方法HC较高时的n，（TMem）/nTCache；字块大小常为8个字左右,64,

（2）Cache的存储空间管理,*Cache阵列的编址单位：

与主存相同（字或字节）；,*Cache与主存间的信息交换管理：

交换单位为块,主存与Cache均划分成若干大小相同的块；,Cache块存放主存块信息时，标志对应主存块的块号；,0*,1i,65,2、Cache的基本工作原理,*完成访问步骤：

访问Cache阵列,地址变换（主存地址Cache地址）；,访问Cache阵列；,保持一致性（Cache与主存之间）,*实现要求：

全部工作均由硬件完成（对程序员透明）！

*相关技术映像规则、替换算法、写策略。

66,3、Cache的结构与组成,*存储体：

由SRAM构成，支持猝发传送模式；,*地址映像及变换机构：

由目录表、比较器等组成；目录表行数=Cache块数，表项=有效位+块标记+,地址映像机构决定查目录表的哪些行及块标记组成影响变换的性能及成本,地址变换机构查表并比较，命中时直接形成Cache地址,不命中时调入块或替换块后再形成,67,*控制器：

Cache工作过程中所有的信号产生及时序控制,i,*替换机构：

按替换算法选择某被替换块，再块写回及块调入,68,二、Cache的相关技术,1、地址映像及变换*实现功能：

某主存块可存放到Cache中哪些块位置？

（1）全相联地址映像及变换*映像规则：

主存块i可映射到Cache的任意一个块；,*性能指标：

调入块时的块冲突概率、地址变换的速度与成本对命中率H有很大影响,69,*地址变换方法：

比较目录表所有行，命中时行号即为变换后的块号；,*特征：

块映像块冲突概率最低；地址变换速度最慢、或成本最高,70,例1：

CPU支持最大主存容量1MB、按字节编址，块大小16B，Cache容量为8KB。

全相联映像方式时，主存地址格式及参数？

Cache地址格式及参数？

目录表行数？

块标记位数？

若目录表项为，CPU访问36454H主存单元时，则Cache命中时的目录表项？

解：

主存地址格式：

主存地址长度=log2（1MB/1B）=log2220=20位，块内地址长度=log2（16B/1B）=log216=4位，,Cache有个块，Cache块号位数=位，,目录表行数=行，块标记位数=位；,Cache命中时目录表项=,71,

（2）直接地址映像及变换*映像规则：

主存块i可映射到Cache的块j=（imodG）；,72,*地址变换方法：

比较目录表相应行，命中时主存地址的区内块号即为变换后的块号；,*特征：

块映像块冲突概率最高；地址变换速度最快、成本最低,73,例2：

CPU支持最大主存容量1MB、按字节编址，块大小16B，Cache容量为8KB。

直接映像方式时，主存及Cache地址格式及参数？

目录表行数？

块标记位数？

若目录表项为，CPU访存地址为36454H时，则可能命中的Cache块号？

命中时的目录表项？

解：

主存地址20位、Cache地址13位，其中块内地址4位，,目录表行数=行，块标记位数=位；,可能命中的Cache块号=001000101，,命中时目录表项=,74,（3）组相联地址映像及变换-直接映像与全相联映像的折中,n路组相联映像组内块数为n的组相联映像,*映像规则：

将Cache中块分组，每组为n个块（共G/n个组），主存块i可映像到Cache的第j组（j=imodG/n）中的任意块。

75,*目录表的组织：

种类每块一行式、每组一行式；,性能每组一行式较优（定位方便、并行查表）,76,*地址变换方法：

*特征：

块映像块冲突概率较低；（直接映像x全相联映像）地址变换查表速度最快、成本较低,比较目录表相应组所有行，命中时主存地址的区内块号即为变换后的组号、组内各块比较结果的编码即为组内块号；,77,例3：

CPU支持最大主存容量1MB、按字节编址，块大小16B，Cache容量8KB。

采用4路组相联映像方式时，主存及Cache地址格式及参数？

目录表中块标记位数？

若目录表项为，CPU访存地址为36454H时，则可能命中的Cache块号？

命中时的目录表项？

解：

主存地址20位、Cache地址13位，其中块内地址4位，,目录表块标记位数=位；,9,可能命中的Cache块号=1000101XX，即组内任意块，,命中时目录表项=,78,例4：

CPU支持最大主存容量16MB、按字节编址，块大小为32B，Cache容量为8KB。

4路组相联映像方式时，主存及Cache地址格式及参数？

设Cache初态为空，CPU从0#主存单元起依次读出200个字节（每次1个字节），CPU访问Cache的命中率是多少？

对上一小题，若Cache速度是主存的5倍（包含地址变换时间），相对于无Cache时，CPU访存速度提高多少倍？

解：

Cache及主存地址格式及参数：

连