市话计时系统课程设计报告Word格式.docx
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其电路类型有双极型和CMOS型两大类，两者的工作原理和构造相似。
555和7555是单定时器，556和7556是双定时器。
双极型的电压是+5V~+15V，输出的最大电流可达200mA，CMOS型的电源电压是+3V~+18V。
图1555定时器部框图
555电路的工作原理
555电路的部电路方框图如图1所示。
它含有两个电压比拟器，一个根本RS触发器，一个放电开关T，比拟器的参考电压由三只5KΩ的电阻器构成分压，它们分别使高电平比拟器A1同相比拟端和低电平比拟器A2的反相输入端的参考电平为
和
。
A1和A2的输出端控制RS触发器状态和放电管开关状态。
当输入信号输入并超过
时，触发器复位，555的输出端3脚输出低电平，同时放电，开关管导通；
当输入信号自2脚输入并低于
时，触发器置位，555的3脚输出高电平，同时放电，开关管截止。
是复位端，当其为0时，555输出低电平。
平时该端开路或接VCC。
Vc是控制电压端〔5脚〕，平时输出
作为比拟器A1的参考电平，当5脚外接一个输入电压，即改变了比拟器的参考电平，从而实现对输出的另一种控制，在不接外加电压时，通常接一个0.01uf的电容器到地，起滤波作用，以消除外来的干扰，以确保参考电平的稳定。
T为放电管，当T导通时，将给接于脚7的电容器提供低阻放电电路。
〔2〕、秒脉冲产生电路的设计图〔参考数电教材P354〕
设计参数计算：
由CB555的特性参数可知，当电源电压取5V时，在100mA的输出电流下输出电压的经典值为3.3V,所以取VCC=5V可以满足对输出脉冲幅度的要求。
采用上图可知：
故得到R1=R2。
T=（R1+2R2）Cln2=1s
如果取C=10uf,那么代入上式得到
3R1Cln2=1
化简得：
R1=R2=48KΩ
〔3〕、EWB运行结果和说明
由图得
t1=1.5315st2=11.5363sn=10
故
周期为1s，每秒产生一个脉冲信号，符合设计要求。
2、十进制2位计数器电路的设计
74160，是一个4位二进制的计数器，它具有异步去除端与同步去除端不同的是，它不受时钟脉冲控制，只要来有效电平，就立即清零，无需再等下一个计数脉冲的有效沿到来。
具体功能如下：
1.异步清零功能
只要〔CR的非〕有效电平到来，无论有无CP脉冲，输出为"
0”。
在图形符号中，CR的非的信号为CT=0，假设接成七进制计数器，这里要特别注意，控制清零端的信号不是N-1〔6〕，而是N〔7〕状态。
其实，很容易解释，由于异步清零端信号一旦出现就立即生效，如刚出现0111，就立即送到〔CR的非〕端，使状态变为0000。
所以，清零信号是非常短暂的，仅是过度状态，不能成为计数的一个状态。
清零端是低电平有效。
2.同步置数功能
当〔LD的非〕为有效电平时，计数功能被制止，在CP脉冲上升沿作用下D0～D3的数据被置入计数器并呈现在Q0～Q3端。
假设接成七进制计数器，控制置数端的信号是N〔7〕状态，如在D0～D3置入0000，那么在Q0～Q3端呈现的数据就是0110。
〔2〕、十进制2位计数器电路的设计图
设计说明同下面六十进制计数器
电源时为了模拟秒脉冲信号得，CLR’现在接高电平计数器正常运行，当计CLR’低电平时清零。
3、六十进制计数器电路的设计
〔1〕、器件的功能介绍
同上设计"
十进制2位计数器电路的设计〞
〔2〕、六十进制计数器电路的设计图〔参考"
设计原理：
同样由两片74160组成,原理根本一样,不同的是十位计数器〔C2〕选择Qc与QB做反应端，经与非门〔NEND〕输出控制清零端〔CLR`〕，接成六进制计数形式。
将个位计数器的RCO端和十位计数器的QC、QA端经过与门AND1和AND2由CO端输出，作为六十进制的进位输出脉冲信号。
当计数器计数状态为59时，CO端输出高电平，在同步级连方式下，容许高电位计数器计数。
图中与门起进位得作用，与非门起清零作用。
方波电源是为了模拟555秒脉冲产生电路。
这个电路将作为下面设计数字时钟得根本电路。
说明验证：
本设计使用得信号f=5HZ、T=0.2s,经运行验证得：
t1=11.9112st2=23.9112s
T’=t2-t1=12s
T*60=T’
所以进位信号正确，设计可行。
4、数字时钟电路的设计
〔2〕、数字时钟电路的设计图
设计说明：
本设计由两个"
六十进制计数器电路〞和一个"
十进制计数器电路〞串联连接起来得，其各各局部互相独立，第一级将时钟信号频率扩大60倍给第二级，第二级再将时钟信号频率扩大60倍给第三级，各级之间不存在干挠。
这样得好处是减小设计得难度，实现模块化。
5、计费金额电路设计
JK触发器工作原理：
1.CP=0时，触发器处于一个稳态。
CP为0时，G3、G4被封锁，不管J、K为何种状态，Q3、Q4均为1，另一方面,G12、G22也被CP封锁,因而由与或非门组成的触发器处于一个稳定状态，使输出Q、Q状态不变。
2.CP由0变1时，触发器不翻转，为接收输入信号作准备。
设触发器原状态为Q=0，Q=1。
当CP由0变1时，有两个信号通道影响触发器的输出状态，一个是G12和G22翻开，直接影响触发器的输出，另一个是G4和G3翻开，再经G13和G23影响触发器的状态。
前一个通道只经一级与门，而后一个通道那么要经一级与非门和一级与门，显然CP的跳变经前者影响输出比经后者要快得多。
在CP由0变1时，G22的输出首先由0变1，这时无论G23为何种状态〔即无论J、K为何状态〕，都使Q仍为0。
由于Q同时连接G12和G13的输入端，因此它们的输出均为0，使G11的输出Q=1，触发器的状态不变。
CP由0变1后，翻开G3和G4，为接收输入信号J、K作好准备。
3.CP由1变0时触发器翻转
设输入信号J=1、K=0，那么Q3=0、Q4=1，G13和G23的输出均为0。
当CP下降沿到来时,G22的输出由1变0,那么有Q=1，使G13输出为1，Q=0，触发器翻转。
虽然CP变0后，G3、G4、G12和G22封锁，Q3=Q4=1，但由于与非门的延迟时间比与门长〔在制造工艺上予以保证〕,因此Q3和Q4这一新状态的稳定是在触发器翻转之后。
由此可知,该触发器在CP下降沿触发翻转，CP一旦到0电平，那么将触发器封锁，处于
（1）所分析的情况。
总之，该触发器在CP下降沿前承受信息，在下降沿触发翻转，在下降沿后触发器被封锁。
〔2〕、金额计费电路的设计图
以2角为单位递增，
0，1，2，3JK触发器产生一个4位二进制信号由显示器编译显示，第3个JK触发器Q端口产生一个进位信号送给十进制计数器，其电路同"
数字时钟电路〞"
时〞的局部。
6、清零功能得设计
与门：
与门真值表
A
B
Y
1
〔2〕、与门设计图
设计目的：
当有手动清零且挂下时给计数器一个清零信号。
四、整体设计
1、各各分系统组合
当接通时由"
555秒脉冲产生电路〞产生秒脉冲信号：
1、送给"
六十进制计数器电路〞秒脉冲信号作为计时用。
2、送给"
十进制2位计数器电路〞一个脉冲使其计数。
3、"
六十进制计数器电路〞分进位信号送给"
计费金额电路〞计费。
当挂下且按清零开关：
1、"
六十进制计数器电路〞电路清零。
2、"
计费金额电路〞电路清零。
2、原理图
五：
总结
一周的课程设计很快过去了，总的来说收获不小。
重新温习了EWB软件的应用，复习很多数字电路和模拟电路的知识，学会分块设计和最后耦合电路的设计思想。
但设计电路和实际生活中用的电路还有很大的不同，不能完全的实际化。
由此可见学习和生活运用还有很大的距离，在以后的学习应更加注意加强实践环节。
在此特别感蕾教师的孜孜不倦的教诲。
六：
参考书
一、数字电子技术根底
二、我爱微电论坛
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