数电仿真实验报告.docx
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数电仿真实验报告
实验一：
组合逻辑电路设计与分析
一、实验目的
（1）掌握组合逻辑电路的特点；
（2）利用组合逻辑转换仪对组合逻辑电路进行分析。
二、实验原理
组合逻辑电路是一种重要的数字逻辑电路：
特点是任何时刻的输出仅仅取决于同一时刻的输入信号的取值组合。
根据电路的特定功能，分析组合逻辑电路的过程。
三、实验电路及步骤
（1）利用逻辑转换仪对已知电路进行分析
实验连接图如下：
XLC1
B
A
U1AU2A
74LS136D74LS04D
U1CU2C
74LS136D74LS04D
U1BU2B
74LS136D74LS04D
真值表和逻辑表达式如下：
（2）根据要求利用逻辑转换仪进行逻辑电路分析。
问题的提出：
火灾报警器只有在烟感、温感和紫外线三种不同类型的火灾探
测器中两种或两种以上的探测器发出火灾探测信号时，报警系统才产生报警控
制信号。
四、思考题
（1）设计一个四人表决电路。
如果3人或者3人以上同意，则通过；反之，则被否决。
用与非门实现。
（2）
利用逻辑转换仪对下图所示逻辑电路进行分析
U1A
U2A
XLC1
1
2
74LS04D
74LS00D
7
U1B
U3B
U3A
3
8
74LS04D
74LS10D
74LS10D
4
B
5
U1C
U2B
9
A
6
74LS04D
74LS00D
10
五、实验体会
1
实验二：
编码器、译码器电路仿真实验
一、实验目的
（1）掌握编码器、译码器的工作原理。
（2）常见编码器、译码器的作用。
二、实验原理
数字信号不仅可以用来表示数，还可以用来表示各种指令和信息。
通过编码和译码来实现。
（1）编码是指在选定的一系列二进制数码中，赋予每个二进制数码以某一固定含义。
能完成编码功能的电路统称为编码器。
（2）译码是编码的逆过程，将输入的每个二进制代码赋予的含义翻译出来，给出相应的输出信号。
543213210
5
46
3
2
1
1111
BA1
CBA
I
76543210
22G
EDDDDDDDD
GG
U2
U1
~~
74LS148D
74LS138D
OS210
7
6543210
EGAAA
YYYYYYYY
54
679
7
9
01
23
4
5
11
11
11
1
1
图2-1编码器74LS148D和译码器74LS138D
三、实验电路
（1）8-3线优先编码器
实验电路图如下：
2
VDD
A0
GS
EO
5V
J1
A2
A1
5V
5V
5V
5V
5V
Key=0
U1
J2
10
D0
A0
9
11
D1
A1
7
12
D2
A2
6
13
D3
1
D4
GS
14
Key=1
2
D5
EO
15
3
D6
J3
4
D7
5
EI
74LS148D
Key=2
J4
Key=3
J5
Key=4
J6
Key=5
J9
J7
Key=Space
Key=6
J8
Key=7
利用九个单刀双掷开关切换8位信号输入端和选通输入端输入的高低电平状态。
利用5
个探测器观察3位信号输入端、选通输入端、优先标志输出信号的高低电平状态。
8-3线优先编码器真值表如下：
输入端输出端
EIY7Y6Y5Y4Y3Y2Y1Y0A2A1A0GSE0
（2）3-8线译码器实验图如下：
3
VCC
5V
VCC
Y0
Y1
Y2
Y3
R1
R2
R3
1kΩ
1kΩ1kΩ
5V
5V
5V
5V
J1
1
2
4
U1
7
5
1
A
Y0
15
Key=Space
2
14
8
B
Y1
9
3
J2
3
C
Y2
13
10
12
6
Y3
G1
Y4
11
12
4
10
~G2A
Y5
13
5
~G2B
Y6
9
7
11
14
Y7
Key=Space
6
74LS138D
J3
0
Y4
Y5
Y6
Y7
Key=Space
5V
5V
5V
5V
利用三个单刀双掷开关切换二路输入端输入的高低电平的状态。
利用8个探测器观察
8路输
出端输出信号的高低电平状态。
使能端
G1
接高电平，G2A、G2B接低电平。
3-8译码器真值表如下：
输入端
输出端
G1
G2
G2
A2
A1
A0
Y0
Y1
Y2
Y3
Y4
Y5
Y6
Y7
A
B
四、思考题
（1）利用两块8-3线优先编码器74LS148D设计16-4线优先编码器，然后仿真验证16-4线优先编码器的逻辑功能。
4
（2）利用两块
3-8线译码器74LS38D设计4—16线译码器，然后仿真验证
4—16线译
码的逻辑功能。
五、实验体会
5
实验三：
触发器带电路仿真实验
一、实验目的
（1）掌握边沿触发器的逻辑功能；
（2）逻辑不同边沿触发器逻辑功能之间的相互切换。
二、实验原理
触发器是构成时序逻辑电路的基本逻辑单元，具有记忆、存储二进制信息的功能。
从
逻辑功能上将触发器分为RS、D、JK、T、T’等几种类型，对于逻辑功能的描述又真值表、
波形图、特征方程等几种方法。
边沿触发器指只在
信号，进行状态转换，而其他时刻的输入信号的变
集成触发器异步置位、复位功能。
三、实验电路及步骤
（1）D触发器仿真电路，接线图如图所示：
VDD
5V
J1
Key=Space
J2
Key=Space
J3
Key=Space
J4
Key=Space
CP上升或下降沿到来时接收此刻的输入
化对其没有影响的电路。
XSC1
4
U1A
G
~1PR
T
2
5
1D
1Q
BCD
A
3
1CLK
~1Q
6
~1CLR
X1
1
74LS74D
2.5V
V1
1kHz
5V
6
真值表如下（输入1表示高电平，0表示低电平；输出1表示灯亮，0表示灯灭）：
输入端现态次态
CP~CLR~PRDQnQn+1
分析结果：
通过上述真值表，我们可以看到，~CLR和~PR两个端子的工作不受时钟脉冲的牵制，二
者为无效电平时，该触发器才实现正常的
D触发器功能，即Qn1
D，输出状态始终与脉
冲上升沿到来前的瞬间
D的状态保持一致。
通过示波器的观察，
也可以证明这一点，~CLR和~PR为无效电平时，次态Q的变化始终
在脉冲的上升沿处；而由~CLR和~PR引起的变化却可以出现在任何时候，
不必非在时钟变化
之处。
在仿真中我发现，当~CLR和~PR同时为低电平时，输出信号是与
D保持一致的。
应该说，
这种工作状态并不是我们所希望的。
虽然于功能没影响，但是~CLR和~PR同时为有效电平仍
是不被允许的。
（2）JK触发器仿真电路图如图所示：
VDD
5V
J1
Key=Space
4
U1A
XSC1
J2
~1PR
G
3
5
1J
1Q
T
1
1CLK
A
BC
D
Key=Space
2
1K
~1Q
6
J3
~1CLR
X1
15
74LS112D
Key=Space
2.5V
J4
Key=Space
J5
V1
1kHz
Key=Space
5V
7
真值表如下：
CP~CLR~PRJKQnQn+1
分析结果：
通过上述真值表，我们可以看到，~CLR和~PR两个端子的工作不受时钟脉冲的牵制，当
二者为无效电平时，该触发器才实现正常的
JK触发器功能，即Qn1
JQn
KQn，输出
状态始终与脉冲下降沿到来前的瞬间
J、K及Qn的状态相关。
通过示波器的观察，也可以证明，当
JK触发器在正常实现其功能时，次态
Q的变化始
终在脉冲的下降沿处，而由~CLR和~PR引起的变化却可以出现在任何时候，
不必非在时钟变
化之处，二者的控制是异步的。
在仿真中我发现，当~CLR和~PR同时为低电平时，输出信号为1。
应该说，这种工作状
态也不是我们所希望的。
虽然影响不会影响到
JK触发器的功能，但是
~CLR和~PR还是不要
同时为有效电平的好。
四、思考题
由于D触发器器方便，JK触发器功能最完善，怎样将
JK触发器和D触发器分别转换为
T触发器。
五、实验体会
8
实验四：
计数器电路仿真实验
一、实验目的
（1）了解计数器的日常应用和分类。
（2）熟悉集成计数器逻辑功能和其各控制端作用。
（3）掌握计数器的使用方法。
二、实验原理
统计输入脉冲个数的过程叫计数。
能够完成计数工作的电路称做计数器。
计数器的基
本功能是统计时钟脉冲的个数，即实现技术操作，也可由于分频、定时、产生节拍脉冲等。
二进制计数器是构成其他计数器的基础。
74LS161D是常见的二进制加法同步计数器，
74LS191D是常见的二进制加
/减同步计数器。
若一计数器的计数长度（模）为
10，则该计数器称为十进制计数器。
三、实验电路及步骤
（1）74LS161D构成的二进制加法同步计数器，电路图如下：
VCC
U1
5V
3
14Ln1
A
QA
Bus
J1
4
B
QB
13Ln2
5
C
QC
12Ln3
6
D
QD
11Ln4
Key=A
7
ENP
RCO
15
U2
10
ENT
J2
9
~LOAD
Bus
1
~CLR
XLA1
2
CLK
DCD_HEX
Ln11
Ln2
Key=B
Ln3
J3
74LS161D
Ln4
4
3
2
1
n
n
n
n
Key=C
L
L
L
L
Bus
J4
X12.5V
Key=D
F
CQT
V1
1kHz
5V
GND
该电路采用总线方式进行连接
利用J1~4四个单刀双掷开关可切换74LS161D第7、10、9、1脚输入的高低电平状态。
74LS161D第3、4、5、6脚同时接高电平，第15脚接探测器。
V1为时钟信号，利用逻辑
分析仪观察四位二进制输出端，进位端和时钟信号端的波形。
9
利用J1、J2、J3、J4四个单刀双掷开关进行切换，同时观察数码管U2的输出信号，
实验表明，当~LOAD端和~CLR端为高电平时，数码管依次显示0—9—A—F。
观察探测器X1，
发现当该计数器记满时，探测器X1亮，表明进位输出端有进位且高电平有效。
逻辑分析观察仪的结果如图5-2，它的6—9端子依次对应161上的QA—QD四个端
子。
可以看出，以6端为最低位、9端为最高位的四位二进制数的变化恰是由0000—1111
的依次递增。
其结果与表给定的功能是相吻合的。
改变时钟信号V1的幅度，若减小得过多，则数码管和逻辑分析仪显示将没有结果，
因为电平太低而不能产生有效的脉冲；若增大时钟信号V1的频率，数码管上显示的数字的
的循环频率加大，逻辑分析仪若不作调整，其上6—9端子上的波形变化将变慢。
（2）2.74LS191D构成的二进制加/减同步计数器实验步骤
四、实验体会
10
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