verilog有限状态机实验报告附源代码Word文件下载.docx
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Anti_dither.v
输入按键信号和时钟信号,输出去除抖动的按键信号生成的脉冲信号op
这一模块实现思路是利用按钮按下时会持续10ms以上而上下抖动时接触时间不超过10ms来给向下接触的时间计时,达到上限时间才产生输出。
Num.v
输入op和序列输入信号A,时钟信号clk和复位信号,复位信号将num置零,否则若收到脉冲信号则将num左移一位并将输入存进最后一位。
输出的num即为即将在数码管上显示的值
Scan.v
输入时钟信号,对其降频以产生1ms一次的扫描信号。
Trigger.v
这一模块即为状态机模块,按三段式书写。
整个模块的输入为时钟信号,脉冲信号,序列输入变量,复位信号,输出LED灯控制信号Y。
第一段是状态转换模块,为时序逻辑电路,功能是描述次态寄存器迁移到现态寄存器。
即如果收到复位信号将现态置零,否则将上次得到的next_state赋给current_state。
第二段是描述状态转移的条件判断,即对于输入的现态,判定对于不同的输入A(或无输入),下一状态将怎么确定。
为组合逻辑电路。
第三段是格式化描述次态寄存器输出,即处理输出信号。
即对于不同的现态和输入得到输出。
Display.v
这一模块输入已经得到的结果,来产生显示。
输入时钟信号,扫描信号,复位信号和之前得到的num和Y输出,来得到数码管的显示sel和seg以及LED灯的亮灭。
其中对得到的扫描信号再次分频,得到1/4的频率分别显示num的四位。
Top.v
综合各模块。
测试代码:
用forever使时钟动起来后,先复位,然后模拟各输出和按钮信号的短时抖动,并将上述过程放入forever中重复进行。
五、附录
源代码:
moduleanti_dither(
inputclk,
inputbtn,
inputrst_n,
outputregop
);
reg[19:
0]cnt;
regoi;
initial
begin
op=0;
cnt=0;
oi=0;
end
always@(posedgeclk)
if(op==1)
if(btn!
=oi)
if(cnt==20'
d1000_000)
else
begin
cnt=cnt+1;
if(cnt==20'
d999_999)
begin
oi=btn;
if(btn==1)
op=1;
end
end
else
endmodule
num.v
modulenum(
inputop,
inputA,
outputreg[3:
0]num
initialnum=4'
b0;
if(~rst_n)
num=4'
elseif(op)
num[3]=num[2];
num[2]=num[1];
num[1]=num[0];
num[0]=A;
scan.v
modulescan(
outputregscan
reg[16:
0]cnt_scan;
initialcnt_scan=17'
initialscan=0;
if(cnt_scan==17'
d99_999)
cnt_scan=0;
scan=17'
b1;
cnt_scan=cnt_scan+17'
trigger.v
moduletrigger(
outputregY
//outputreg[2:
0]NQ,
0]Q
reg[2:
0]Q;
0]NQ;
always@(posedgeclkornegedgerst_n)
Q=3'
Q=NQ;
always@(*)
if(~rst_n)
NQ=3'
if(op)
case(Q)
3'
b000:
if(A)
NQ=3'
b001;
else
b000;
b001:
b010;
b010:
b011;
b011:
b100;
b100:
default:
;
endcase//elseif
else
NQ=Q;
Y=0;
elseif(NQ==3'
b100)
Y=1;
end
display.v
moduledisplay(
inputscan,
input[3:
0]num,
inputY,
outputregled,
0]sel,
outputreg[7:
0]seg
reg[1:
0]a;
regdisplay_num;
initiala=2'
initialdisplay_num=0;
initialseg=8'
b0000_0011;
initialled=0;
initialsel=4'
b0111;
a=2'
display_num=0;
elseif(scan)
if(a==2'
b11)
a=2'
a=a+2'
case(a)
2'
b0:
sel=4'
display_num=num[3];
b01:
display_num=num[2];
b1011;
b10:
display_num=num[1];
b1101;
default:
b1110;
display_num=num[0];
endcase
if(display_num)
seg=8'
b1001_1111;
if(Y)
led=1;
led=0;
top.v
moduletop(
output[7:
0]seg,
output[3:
outputled
wireoi;
wireop;
wire[3:
0]num;
wirescan;
wireY;
anti_ditheru_anti_dither(
.clk(clk),
.btn(btn),
.rst_n(rst_n),
.op(op)
);
numu_num(
.op(op),
.A(A),
.num(num)
displayu_display(
.scan(scan),
.num(num),
.Y(Y),
.led(led),
.sel(sel),
.seg(seg)
scanu_scan(
.scan(scan)
triggeru_trigger(
.Y(Y)
仿真代码:
moduletest2;
//Inputs
regclk;
regrst_n;
regbtn;
regA;
//Outputs
wire[7:
0]seg;
0]sel;
wireled;
wire[2:
//InstantiatetheUnitUnderTest(UUT)
topuut(
.clk(clk),
.rst_n(rst_n),
.btn(btn),
.A(A),
.seg(seg),
.sel(sel),
.led(led),
.NQ(NQ)
initialbegin
#100;
clk=0;
forever
begin
#1;
clk=~clk;
end
rst_n=0;
btn=0;
A=0;
rst_n=1;
A=1;
forever
A=1;
btn=1;
#2000_000;
btn=0;
#20;
A=0;
#1100_000;
六、总结
1.一定要注意根据PPT上的要求来,由于没看仔细PPT的要求,开始用的不是三段式电路而是用触发器的门电路来间接实现,要麻烦的多。
而且没有看清序列不重叠的要求,导致自己推导序列重叠的状态转换图花了很多不必要的时间。
2.这次感觉比较有效率的一个方法是一个模块一个模块的分析,先分析出电路需要哪些基本功能,分好模块,确定输入输出,最后考虑模块内的具体实现。
比如拿到有限状态机的题目,首先考虑肯定要有降频,展示,防抖动等模块以及获得输出数据的模块,最后考虑状态机模块内的实现。
3.一开始时出现的问题是四个数码管显示相同的数字,即按0全部显示0,按1全部显示·
1,分析可能是由于控制移位的信号输出太快,导致输入的一位直接冲掉了之前的成了4位,后来补上了op信号,即受到按钮按下的脉冲信号再移位。
4.之后出现的问题是输入1101LED灯始终不亮。
经过仿真从源头搜索发现防抖动模块写的有问题,后来重写了该模块。
5.重写该模块后op的输出没问题了,但是仍然LED灯不亮。
后来把Q和NQ用多余的LED灯输出测试,发现状态变化非常奇怪,始终在010和000之间循环而跳不出循环进入100,所以就没办法输出Y。
6.锁定了该模块后经询问发现状态转化电路中,如果接收到op信号确实要根据A来得到next_state,但是缺少了op=0即没有按键时nextstate=currentstate的分支,填上该分支后状态跳变正常。
7.Op信号非常关键,因为A信号的值是电平值,随时可能变化,影响到其它变量,但是加入op后就只有按钮按下以后才产生作用。
8.仿真书写的一点经验是程序只能写在initial模块中,写在模块外就会报错。
9.同一个模块中不允许在两个块中对同一变量的值发生影响。