数字电路复习题.docx
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数字电路复习题
数字电路复习题
（选择、填空、判断）
第一章数制与码制
选择题
1.与十进制数（53）10等值的数为（A）
A.（100111）2
B.（110101）2
C.（25）16
D.（33）16
2.十进制数25用8421BCD码表示为（B）
A.10101
B.00100101
C.11001
D.
3.在下列一组数中，最大数是（C）
A.（258）10
B.（100000010）2
C.（103）16
D.0）8421BCD
4.十----二进制转换：
（25.7）10=（C）2
A.11011.1011
B.11001.1001
C.11001.1011
D.11011.1001
5.将十进制数
35表示为8421BCD码是（C）
A.100011
B.100011
C.110101
D.
6.将二进制数
11001.01转换为十进制数是（B）
A.20.25
B.25.25
D.25.1
C.25.2
A.1110101B.1110110
C.1100101D.110101
判断题
1.数字信号是离散信号，模拟信号是连续信号。
2.
（V）
（V）
（X）
格雷码具有任何相邻码只有一位码元不同的特性。
3.8421码又称BCD码，是十进制代码中最常用的一种。
8421码属于恒权码。
4.直接对模拟量进行处理的电子线路称为数字电路。
填空题
1.自然界物理量按其变化规律的特点可分为两类，为模拟量和数字量。
2.数字信号的特点是在时间上和数量上都是离散变化的。
3.（167）10=（_）2=（丄）8421BCD。
4.（193）10=（C1）16=（丄）8421BCD。
5.二进制数01011001对应的十六进制数（59）16，表示十进制数是89
6.BCD余3码1对应的十进制数526，表示成BCD8421码是_0_。
7.（101101）2=（45）10=（01000101）8421BCD。
第二章逻辑代数基础
选择题
1.在何种输入情况下，“或非”运算的结果是逻辑1。
（C）
A.全部输入是1B.任一输入是1
C.全部输入是0D.仅一输入是0
2.在何种输入情况下，“与非”运算的结果是逻辑0
C.全部输入是1
3.逻辑代数中，基本逻辑运算是
A.异或、同或
C.加减乘除
4.逻辑代数中，基本逻辑运算是
A.与非、或非、与或非
C.交换律、分配律、结合律
5.下面逻辑式中，正确的是
A.A®B=AB+A'B'
C.（A+B）'A'+B'
6.下面逻辑式中，正确的是
A.A®B=AB+A'B'
C.（ABC）'=A'B'C'
7.下面逻辑式中，不正确的是
A.（A®B）'=AB+A'B'
C.（ABC）'=A'B'C'
8.关于最简与或式描述正确的是
A.和标准与或式是同一个概念
C.和最小项之和表达式是同一个概念
9.最简与或式的标准是
D.仅一输入是0
（B）
B.与、或、非
D.与非、或非、与或非
（B）
B.与、或、非
（B）
B.A+AB=A
D.A+1=A
（B）
B.（A+B+C）'=A'B'C'
D.A+BC=A
（C）
B.A+BC=（A+B）（A+C）
D.（A+B+C）'=A'B'C'
（B）
B.表达式中乘积项最少,且每个乘积项的变量个数最少
D.每个函数的最简与或式都是唯一的
（C）
A.表达式中乘积项最多,且每个乘积项的变量个数最多
C.反演定理
13.根据A+AB=A，可得A+ABCD=A
A.代入定理
C.对偶定理
14.（C）是分析和设计数字电路的重要工具，来解决逻辑电路的设计和分析问题。
A.卡诺图
C.逻辑代数
15.逻辑函数中的最小项，（B）。
A.任何两个不同的最小项乘积为1。
B.表达式中乘积项最少,且每个乘积项的变量个数最多
C.表达式中乘积项最少,且每个乘积项的变量个数最少
D.表达式中乘积项最多,且每个乘积项的变量个数最多
10.下列最小项中哪一项不是ABC'D的相邻项（C）
A.ABCDB.A'BC'D
C.ABCD'D.ABC'D'
11.逻辑项ABC'D的相邻项是（A）
A.ABCDB.ABCD
C.
D.ABCD
ABCD
12.根据A（B+C）=AB+AC，可得A+BC=（A+B）（A+C），其中使用了（D）
A.德.摩根定理B.代入定理
D.对偶定理
，其中使用了（A）
B.反演定理
D.德.摩根定理
利用它可以把实际问题抽象为逻辑函数来描述，
B.
算术代数
D.组合逻辑
B.所有最小项的“和”等于1。
C.
17.（A）是利用基本公式AB+AB'A实现多变量函数化简
0
0
0
0
V
011011
oiuio
00
11o
（b）
（d）
19.如图所示，函数Y=BC+AB'C+ABC'的卡诺图化简法表示正确的是••…（-C）
A.（a）正确
C.（c）正确
（a）（b）（O（d>
B.（b）正确
D.（d）正确
判断题
2.
（V）
AB+BC+AC可化简为AB+BC
3.B+A'C+A（BC）可化简为A+B+C
4.A+1=A
5.四个“与非”门可组成一个“异或”门（X）
6.条件A'BC=O且ABC=O可以写成A'BC+ABC=O（V）
7.A'B'C+A'BC=A'（V）
8.因为逻辑表达式A+B+AB=A+B成立，所以AB=0成立。
（X）
9.异或函数与同或函数在逻辑上互为对偶函数。
（V）
填空题
1.逻辑函数式Y=A（B+C）•的对偶式是A+BC+O.
2.利用反演定理，已知Y=A（B+C），求反函数Y'=A'+B'C'.
3.（A+B+C）'Em（0）=nM（1,2,3,4,5,6,7）。
第三章门电路
选择题
1.场效应管包括三极，分别是（B）
A.发射极、基极、集电极B.源极、漏极、栅极
C.截止区、饱和区、放大区
2.晶体三极管包括三极，分别是（A）
A.发射极、基极、集电极B.源极、漏极、栅极
D.截止区、饱和区、放大区
3.TTL电路在正逻辑系统中，以下各种输入中相当于输入逻辑1”（A）
B.
A.悬空
通过电阻50Q接地
4.TTL电路在正逻辑系统中，以下各种输入中相当于输入逻辑“0”的是……（D）
A.悬空B.通过电阻2.7kQ接电源
C.通过电阻2.7kQ接地D.通过电阻510Q接地
5.CMOS集成电路比TTL集成电路具有（B）特点，是目前应用广泛的集成电路之一。
A.功耗高B.电压控制、功耗低
C.集成度大
6.数字器件是利用半导体的（B）,按其工艺结构不同分为TTL器件和CMOS器件。
A.饱和区B.开关特性
C.放大区D.截止区
7.74系列TTL电路如下图所示，则图中的输岀状态丫为…A）
A.高电平B.低电平
C.高阻态
8.如图所示，该电路图是一个（B）
C
C.漏极开路门D.三态门
判断题
1.半导体二极管具有单向导电性
填空题
1.
0C门
CMOS集成电路采用
这种关系称为正逻辑关系。
这种关系称为负逻辑关系。
漏极开路门的英文缩写为0D门，集电极开路门的英文缩写为
2.数字集成电路中，TTL集成电路采用双极型三极管作为开关器件;
MOS管作为开关器件。
3.门电路的输入、输岀高电平赋值为1，低电平赋值为0，
4.门电路的输入、输岀高电平赋值为0，低电平赋值为1，
5.三极管可工作在截止区、放大区和饱和区。
第四章组合逻辑电路
选择题
1.全加器是指
A.两个同位的二进制相加
B.两个同位的二进制数及来自低位的进位三者相加
C.两个同位的二进制相与
2.半加器是指
A.两个同位的二进制相与
B.两个同位的二进制相加
C.两个同位的二进制数及来自低位的进位三者相加
3.用四选一数据选择器实现函数Y=A1A0+A1'A0,则
C.D0=D1=0，D2=D3=1D.D0=D2=0，D1=D3=1
4.组合逻辑电路和时序逻辑电路的最大区别是（D）。
A.电路中晶体管的工作状态B.电路所处理的信号
C.构成电路的半导体器件D.电路是否有记忆能力
5.组合逻辑电路和时序逻辑电路比较，其差异在于后者（B）
A.有时钟信号B.包含存储电路
C.输出只与当时输入有关D.输出与当时输入无关
6.组合电路中，消除竞争冒险的常用方法有（D）。
A.引入封锁脉冲，引入选通脉冲B.接入滤波电容
C.修改逻辑设计增加冗余项D.A,B和C都是
7.组合电路的分析是指（C）
A.已知逻辑要求，求解逻辑图的过程B.已知函数表达式，求解逻辑图的过程
C.已知逻辑图，求解逻辑功能的过程
8.十六路数据选择器，其地址输入（选择控制输入）端有（）个（B）
A.8B.4C.16D.2
9.四路数据选择器，其地址输入（选择控制输入）端有（）个（B）
A.1B.2C.3D.4
10.属于组合逻辑电路的部件是（A）
A.译码器B.寄存器C.触发器D.计数器
11.在下列逻辑电路中，不是组合逻辑电路的是（C）
12.组合逻辑电路由基本的与、非、或电路组成，不是组合逻辑电路的是
A.编码器B.译码器C.计数器D.加法器
13.数字集成电路按制造工艺不同分类有双极型TTL和CMOS型，按（A）区分有组合逻辑电路和时序逻辑电路。
A.逻辑功能B.制造工艺C.输出结构D.规模大小判断题
1.组合逻辑电路中存在竞争不一定存在冒险。
（V）
2.组合逻辑电路结构上的特点是既包含门电路，还包含存储单元。
（X）
3.组合逻辑电路的输岀不仅取决于该时刻的输入，还与电路原来的状态有关。
…（X）
4.中规模集成组合逻辑电路附加的控制端，既可用于控制电路的状态，又可作为输出信号的选
通输入端，还能用作扩展电路功能。
…（V）
5.并行加法器比串行加法器运算速度快。
……………………（V）
6.设计多位并行加法器时，采用先行进位方法的目的是提高运算速度。
（V）
7.由逻辑门构成的电路一定是组合逻辑电路。
……………………（X）
8.组合逻辑电路中产生竞争冒险的主要原因是输入信号受到尖峰干扰。
…（X）
9.8421BCD可直接连接七段显示数码管进行十进制数显示…………………（X）
10.组合逻辑电路一定要有记忆单元，可以没有输入逻辑变量（X）
11.组合逻辑电路不含有记忆功能的逻辑器件。
…………………（V）
12.编码是译码的逆过程…………………………………（V）
13.组合电路有可能存在竞争-冒险现象………………………（V）
14.组合逻辑电路中存在竞争就一定存在冒险。
………………………………（X）
15.组合逻辑电路设计一定要考虑竞争——冒险现象，因为当两个输入信号同时向相反的逻辑
电平跳变时，输岀时会产生尖峰脉冲干扰。
（X）
16.四路数据选择器，其地址输入（选择控制输入）端有2个（V）
17.并行加法器采用先行进位（并行进位）的目的是简化电路结构。
（X）
18.十六路数据选择器，其地址输入（选择控制输入）端有4个。
（V）
填空题
1.根据逻辑功能的不同特点，把数字电路分为两大类，一类为组合逻辑电路，另一类为
时序逻辑电路。
2.组合逻辑电路由基本的_与＞或、非门电路组成，可实现逻辑运算功能。
3.与普通编码器相对应的是优先编码器；与串行进位加法器相对应的是并行加法器。
4.译码是编码的反操作；目前常用的编码器有普通编码器和优先编码器
5.8选1的数据选择器，地址线有3条。
第五章触发器
选择题
1.（A）触发器没有时钟CP输入。
2.主从触发器中，主触发器在CP=1期间其状态只变化一次的是（A）
3.
D.所有主从触发器
A.主从JK触发器B.主从SR触发器C.D触发器
4.对于JK触发器，若J=K，则可完成（D）触发器的逻辑功能
5.JK触发器Q端在CP作用下实现1转换为0，对输入信号JK的要求为
6.
8.有与非门组成的SR锁存器不允许输入的变量组合S'R'为
A.OOB.O1C.10D.11
9.时钟有效边沿到来时，输出状态和输入信号相同的触发器叫（C）
10.
和门电路一样，（C）也是构成各种复杂、数字系统的一种基本逻辑单元，它有两个稳定状态，在外界信号作用下，可以从一个稳态转变为另一个稳态；无外界信号作用时，状态保持不变
因此，可以作为二进制存储单元使用，又叫做半导体存储单元。
11.仅具有置“0”和置“1”功能的触发器是
13.TTL集成触发器异步置0端（RD'）和异步置1端（SD'）在触发器正常工作时应（B）
B.RD'=1，SD'=1
D.RD'=0，SD'=0
A.RD=1,SD'=0
C.RD'0,SD'1
判断题
1.主从JK触发器、边沿JK触发器和同步JK触发器的逻辑功能不相同
2.凡是采用主从SR结构的触发器，无论其逻辑功能如何，一定是脉冲触发方式。
（V）
3.RS触发器的约束条件RS=O表示不允许岀现R=S=O的输入。
（X）
4.边沿触发器的次态仅取决于时钟信号的上升沿或下降沿到达时输入的逻辑状态。
（V）
5.主从JK触发器输岀只能由0变为1，不能由1变为0。
（X）
6.边沿JK触发器输岀由0变为1，其对J、K的要求必须分别是1、0。
（X）
7.要使JK触发器在时钟作用下的次态与现态相反，JK端取值应为11。
（V）
8.主成JK触发器和边沿JK触发器的逻辑符号完全一样（X）
9.JK触发器可转换成D触发器，但D触发器不能转换成JK触发器.（X）
10.主从JK触发器中的主触发器，在CP=1期间其状态能且只能变化一次。
（V）
填空题
1.若用触发器组成某十一进制加法计数器，需要4个触发器，有5个无效状态。
2.一个触发器具有2个稳定状态，能存1位二进制数。
3.触发器的基本特点之一是具有两个稳定状态：
0状态和1状态。
4.两个与非门构成的SR锁存器的功能有保持、置1、置0。
电路中不允许两个输
入端同时为0，否则将岀现逻辑混乱。
5.JK触发器具有保持、置0、置1、翻转功能。
使JK触发器实现Q*=Q的功能，则输入
端J=1，K=1。
6.D触发器的输入端有_1_个，具有置0和置1功能。
7.JK触发器特性方程为Q*=JQ'+K'Q,D触发器特性方程为Q*=D。
8.触发器规定Q=1，Q'0时为触发器的1状态。
Q=0，Q'1时为触发器的0状态。
第六章时序逻辑电路
选择题
1.时序逻辑电路按电路输出信号的特性可分为Mealy路的输出取决于（D）。
A.与现态和外输入均无关
C.仅与当前外输入有关
2.同步时序电路和异步时序电路比较，其差异在于后者
A.没有稳定状态
C.没有触发器
3.
型和Moore型，其中Moore型时序电
B.既与现态也与外输入有关
D.仅决定于电路的现态
（B）
B.没有统一的时钟脉冲控制
D.输出只与内部状态有关
时序逻辑电路的输出不仅与当前输入有关，而且还取决于存储电路
A.当前的状态
C.以后的状态
4.
B.过去的状态
D.现在的状态
设集成十进制加法计数器的初态为Q3Q2Q1Q0=0001，则经过5个CP脉冲以后计数器的状态为（A）。
A.O110B.O000
5.寄存器是一种（D）。
A.基本组合电路
C.基本门电路
6.四个触发器可以构成的计数器的最大计数长度（进制数）
A.4B.16
7.Moore型时序电路的输出
8.
C.O101D.1001
B.脉冲电路
D.基本时序电路
为（B）。
C.8D.2
（A）
B.仅与当前外输入有关
A.仅决定于电路的现态
9.
Mealy型时序电路的输出
10.下列单元电路中，属于时序逻辑电路的是
11.时序逻辑电路一定有记忆单元，不是时序逻辑电路的是
12.时序逻辑电路一定有记忆单元，不是时序逻辑电路的是（B）
A.计数器B.编码器C.定时器D.寄存器
13.描述时序逻辑电路的次态/现态逻辑功能用（C）
14.描述（）的次态/现态逻辑功能用状态转换图或状态转换表。
（C）
A.组合电路B.逻辑电路C.时序电路D.逻辑图
15.余三循环码是一种变形码，其特点是相邻的两个代码之间仅有一位状态不同，应用在计数器设计时，译码时不会发生（D）现象
A.串行移位B.移位C.溢出D.竞争—冒险
16.（A）是一种变形码，其特点是相邻的两个代码之间仅有一位状态不同，应用在计数器设计时，译码时不会发生竞争—冒险现象
A.余三循环码B.8421码C.BCD码D.格雷码
17.如图所示，由同步计数器74LS160构成的是
A.7进制
B.8进制
C.9进制D.10进制
18.图中所示电路，是用74LS192异步清零功能构成的N进制计数器，其N=
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判断题
1.把一个3进制计数器与一个10进制计数器串联可得到13进制计数器
3.—个四位二进制计数器，其模为8。
4.把一个5进制计数器与一个10进制计数器串联可得到15进制计数器
5.寄存器是一种基本时序电路。
6.寄存器都不具有移位功能。
7.异步时序电路具有统一的时钟控制。
8.只由逻辑门也可构成的时序逻辑电路。
9.异步计数器不需要时钟信号。
10.移位寄存器不具有串并行转换的功能。
11.异步计数器一般结构比同步计数器简单，但速度比同步计数器慢。
12.计数器除用于对时钟脉冲计数外，还可用于分频。
13.在Moore型电路中，输岀信号仅仅取决于存储电路的状态。
14.在Mealy型电路中，输岀信号仅仅取决于存储电路的状态
15.模16计数器需四个触发器。
16.时序电路有可能存在竞争-冒险现象。
17.寄存器是一种基本时序电路。
18.寄存器是一种基本组合电路。
19.时序逻辑电路含有记忆功能的逻辑器件。
填空题
1.
驱动方程和状态
描述一个时序逻辑电路的功能，必须使用三个方程式，它们是输岀方程、
方程。
2.组合逻辑电路的基本单元是
门电路，时序逻辑电路的基本单元是
触发器
3.
存储代码功能和移位功能
寄存器按照功能不同可分为两类，其中移位寄存器具有
4.时序逻辑电路可分为同步逻辑电路和异步逻辑电路两大类。
5.若用触发器组成某十三进制加法计数器，需要4个触发器，有3个无效状态。
6.异步时序逻辑电路可分为两类，分别是脉冲异步时序逻辑电路和电平异步时序逻辑
电路。
7.构成六进制计数器最少要采用3位触发器，这时构成的电路有6个有效状态2个
无效状态。
8.使用4个触发器构成的计数器最多有
16个有效状态。
9.
0111，当下一个时钟脉冲到来时，计数器的状态变为
4位二进制加法计数器现时的状态为
1000.
第七章半导体存储器
选择题
1.
（C）
D.PROM
动态随机存储器即
A.ROMB.SRAMC.DRAM
2.
（B）
D.PROM
静态随机存储器即
A.ROMB.SRAMC.DRAM
3.储器具有8根地址线和8根双向数据线，则该存储器的容量为（C）
A.8X3B.8X8C.256X8D.256X256
4.半导体存储器中，电路结构简单，在断电后数据不会丢失的存储器是（B）。
A.SRAMB.ROMC.DRAM
5.只读存储器ROM中的内容，当电源断掉后又接通，存储器中的内容（B）
A.不可预料
B.保持不变
C.全部为1
D.全部为0
6.
随机存取存储器RAM具有功能是
判断题
D.
C.GAL通用阵列逻辑
FPGA现场可编程门阵列
E.
下列说法错误的是（B）
5.可重复进行编程的可编程器件有
A.PAL
B.ROM
C.PROM
D.GAL
6.全场可编程（与、或阵列皆可编程）
的可编程逻辑器件有
A.PAL
B.GAL
C.PROM
D.PLA
判断题
1.PLD作为一种通用器件生产，但其逻辑功能是由用户对器件编程设定的。
（V）
2.EPLD、CPLD、FPGA器件属于高密度PLD。
（V）
3.采用CPLD芯片只能实现各种组合逻辑电路和不能实现时序逻辑电路功能
4.采用CPLD芯片可实现各种组合逻辑电路和时序逻辑电路功能。
V）
5.CPLD和FPGA是集成度更高的两种可编程逻辑器件，两者在电路结构形式和工作方式上有
所不同。
CPLD多采用E2CMOS工艺制作。
FPGA采用
CMOS-SRAM工艺制作，电路结构为
逻辑单元阵列形式。
V）
第十章
脉冲波形的产生和整形
选择题
3.用555定时器组成施密特触发器，VCC=24V，当输入控制端CO悬空时，回差电压为（C）
A.4V
B.6V
C.8V
D.12V
4.用555定时器组成施密特触发器，
VCC=12V，当输入控制端
CO悬空时，回差电压为（C）
A.6VB.8V
5.多谐振荡器电路可产生（D）。
A.正弦波B.三角波
7.下面属于脉冲整形电路的是（D）。
A.555定时器B.石英晶体
8.常用产生连续矩形脉冲波的
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