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基于CPLD的高速时钟电路论文
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哈尔滨工程大学本科生毕业论文
第1章
绪论
本章介绍了论文的研究背景、目的和意义，并对国内外频率合成技术的发展和动向做了简要综述，最后介绍了本论文的研究内容安排。
1.1研究背景及意义
随着信号处理技术的飞速发展，高速信号处理已逐渐成为了信号处理领域的研究热点。
而作为高速信号处理系统中的一个重要组成部分，时钟源（频通信、测试仪器等电子系统实现高性能指标的关键。
因此，率源）已成为雷达、如何设计出一个高效、高稳定性的时钟子系统成为一个头等重要的问题[1]。
该课题主要针对高速信号处理领域中，系统所需的高性能稳定的高速时钟电路的设计进行研究。
在不同的系统中，根据系统设计指标的要求不同，时钟电路所提供的时钟频率也不同。
对现代无线通信来说，将晶体振荡器的高频率稳定性与LC振荡器的宽可调性结合起来的方法是必要的。
在频率合成中我们找到了这两种性能。
频率合成是从一个单一频率的低频晶体振荡器中产生多种特别精确频率的一种方法。
在大多数接收机、发射机、收发报机和测试设备中，频率合成是产生各种频率的主要技术。
到目前为止，最普遍的频率合成方法是利用锁相环技术（PLL）[2]。
ADF4360-7是ADI公司2004年推出的一款低功耗的PLL芯片，具有很宽的工作频带，输出频率范围为350~1800MHz，且其内部集成了VCO，由外部电感值设定不同的工作频段，方便了锁相环路的设计。
本项目利用CPLD为高速时钟电路提供可编程配置，控制PLL芯片ADF4360-7，使高速时钟电路具有较宽的时钟输出频率范围。
1.2
频率合成技术的研究现状
频率合成器是电子系统的心脏，是决定电子系统性能的关键设备，随着
通信、数字电视、卫星定位、航空航天、雷达和电子对抗等技术的发展，对频率合成器提出了越来越高的要求。
频率合成技术是将一个或多个高稳定、
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高精确度的标准频率经过一定变换，产生同样高稳定度和精确度的大量离散频率的技术。
频率合成理论自20世纪30年代提出以来，已取得了迅速的发展，逐渐形成了目前的4种技术：
直接频率合成技术、锁相频率合成技术、直接数字式频率合成技术和混合式频率合成技术。
直接式频率合成器是最先出现的一种合成器类型的频率信号源。
这种频率合成器原理简单，易于实现。
直接模拟式频率合成器是由一个高稳定、高纯度的晶体参考频率源，通过倍频器、分频器、混频器，对频率进行加、减、乘、除运算，得到各种所需频率。
直接合成法的优点是频率转换时间短，并能产生任意小的频率增量。
但用这种方法合成的频率范围将受到限制。
更重要的是，直接模拟式频率合成器不能实现单片集成，而且输出端的谐波、噪声及寄生频率难以抑制。
因此，直接模拟式频率合成器已逐渐被锁相式频率合成器、直接数字式频率合成器取代。
锁相式频率合成器是采用锁相环（PLL）进行频率合成的一种频率合成器。
它是目前频率合成器的主流，可分为整数频率合成器和分数频率合成器。
在压控振荡器与鉴相器之间的锁相环反馈回路上增加整数分频器，就形成了一个整数频率合成器。
通过改变分频系数，压控振荡器就可以产生不同频率的输出信号，其频率是参考信号频率的整数倍，因此称为整数频率合成器。
输出信号之间的最小频率间隔等于参考信号的频率，而这一点也正是整数频率合成器的局限所在。
由于单环PLL频率合成器难于同时满足合成器在频带宽度、频率分辨率和频率转换时间等多方面的性能要求，因此，现代通信与电子设备中采用多环PLL频率合成器、吞除脉冲式锁相环频率合成器或锁相环分数频率合成器。
在多环频率合成器中，使用多个锁相环路。
如在三环锁相频率合成器中，高位环提供频率间隔较大的较高频率输出，低位环提供频率间隔较小的较低频率输出，加法环将前两部分加起来，从而获得既有较高的工作频率，频率分辨率也很高，又能快速转换频率的合成信号输出。
在实际应用中，特别是在超高频工作情况下，为获得较大范围的频率选择（较多的频率数）和较小的步进频率，多采用吞除脉冲式锁相环频率合成器。
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直接数字频率合成（DDS）技术是20世纪80年代末，随着数字集成电路和微电子技术的发展出现的一种新的数字频率合成技术，它从相位量化的概念出发进行频率合成。
DDS技术与传统的频率合成技术相比，具有频率分辨率高、相位噪声小、稳定度高、易于调整及控制灵活等优点。
尽管DDS技术有很多优点，但它也并不十分完美。
其主要不足是合成信号的频率较低、频谱不纯。
PLL技术具有高频率、宽带、频谱质量好等优点，但其频率转换速度低。
DDS技术则具有高速频率转换能力、高度的频率和相位分辨能力，但目前尚不能做到宽带，频谱纯度也不如PLL。
混合式频率合成技术利用这两种技术各自的优点，将两者结合起来，其基本思想是利用DDS的高分辨率来解决PLL中频率分辨率和频率转换时间的矛盾。
通常有DDS激励PLL和DDS附加PLL两种基本方案。
在DDS激励PLL方案中，使DDS在某个频率附近产生精细的频率步进，并且DDS的输出作为PLL的标准输入信号，同时将PLL设计成倍频环，DDS产生的信号倍频到所需的频率范围内。
将通过采用高的鉴相频率（DDS的输出频率）来提高PLL的转换速度，并利用DDS的高分辨率来保证小频率间隔。
DDS附加PLL方案是在环路中插入混频器，使DDS和PLL的输出相加，为了使PLL具有很小的频率转换时间，PLL可采用高鉴相频率，而DDS小的频率间隔则可保证输出频率的精细变化。
早期的频率合成器主要由分立元器件来实现。
80年代以来，微电子技术和计算机技术的飞速发展，使得频率合成器趋于全集成化，所有电路都集成在一块芯片上。
频率合成器的发展趋势是频率更高、系统功能更强、制作工艺更先进、集成度更高、成本更低、系列品种更加完善。
双环或多环锁相式频率合成器、DDS与锁相式混合的频率合成器已经实现单片集成。
频率合成器已经与通信系统收发信机的射频电路集成在一起，形成了集接收机、发射机、频率合成器于一体的SOC芯片[3,4]。
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1.3研究内容及章节安排
本设计的主要工作是利用CPLD芯片EPM240T100对PLL芯片ADF4360-7进行配置，使它输出理想的波形。
运用AltiumDesigner6.7软件进行电路原理图和PCB的设计。
运用VHDL语言，使用QuartusII软件对CPLD进行编程。
最终实现一个高速时钟电路。
为达到这一目的，本设计主要完成了以下工作：
锁相式频率合成器工作原理研究；CPLD芯片EPM240T100的使用方法研究，以及PLL芯片ADF4360-7的工作原理和操作方法研究；硬件系统原理设计、硬件开发流程研究；了解硬件描述语言的特点以及开发流程，学习使用VHDL语言为CPLD编程，掌握QuartusII软件的功能以及具体的使用方法；ADF4360-7配置程序的编写；软件的仿真和调试、硬件系统调试以及系统的整体调试，系统性能的测试和分析。
具体章节的内容安排如下：
第1章简单介绍了课题的研究背景，研究目的和意义，以及频率合成技术的兴起和研究现状；第2章介绍了锁相式频率合成技术的原理以及PLL芯片ADF4360-7的工作原理和使用方法；第3章介绍了基于CPLD的高速时钟电路的系统整体方案以及各个硬件模块设计方案的提出和修正，各个主要模块核心器件的选择以及硬件设计方法；第4章介绍了硬件描述语言HDL的概念以及发展，介绍了目前应用最广泛的两种硬件描述语言VHDL和VerilogHDL的特点，并且对二者的优势和劣势进行了对比。
介绍了基于CPLD的高速时钟电路软件设计的具体流程以及操作方法；第5章分别对系统的软硬件部分进行了调试，调试无误后进行了系统的
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整体调试。
对系统的输出信号进行了测试，并且对其进行分析。
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第2章
锁相式频率合成技术及ADF4360-7
频率合成部分是高速时钟电路系统中的关键，本章主要介绍了锁相式频率合成技术的原理，并且介绍了一款典型的PLL芯片ADF4360-7的工作原理。
2.1锁相式频率合成技术
锁相技术是一种相位负反馈技术，它是通过比较参考振荡的输出信号与VCO（压控振荡器）输出信号分频后的相位。
取出与这两个信号的相位差成正比的电压作为误差电压来控制VCO的频率，达到使其与输入信号频率相等的目的。
其中，鉴相器比较两输入信号的相位，将差值转换成电压输出。
低通滤波器滤除鉴相器输出电压中的高频成分和噪声，取出平均分量去控制VCO的频率。
VCO是频率受电压控制的振荡器，理想的频率受控特性应为线性的。
它的输出分频后送到鉴相器的已输入端，提供负反馈。
图2.1是锁相式整数频率合成器的原理框图。
fR
frfV
图2.1锁相式整数频率合成器原理框图
Ve
fo
图2.1中，VCO的输出端和鉴相器的输入端之间的反馈回路中加入了在一个÷N的可变分频器。
高稳定度的参考振荡器信号fR经R次分频后，得到频率为fr的参考脉冲信号。
同时，压控振荡器的输出经N次分频后，得到频率为fV的脉冲信号，两个脉冲信号在鉴频鉴相器进行频率或相位比较。
当环路处于锁定状态时，输出信号频率：
fo=NfV=Nfrfo的目的。
其输出频率点间隔f=fr。
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（2.1）
显然，只要改变分频比N，即可实现输出不同频率的fo，从而实现由fr合成
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由于单环PLL频率合成器难于同时满足合成器在频带宽度、频率分辨率和频率转换时间等多方面的性能要求，因此，在现代通信与电子设备中采用多环PLL频率合成器、吞除脉冲式锁相环频率合成器或锁相环分数频率合成器[5,6]。
在多环频率合成器中，使用多个锁相环路。
如在三环锁相频率合成器中，高位环提供频率间隔较大的较高频率输出，低位环提供频率间隔较小的较低频率输出，加法环将前两部分加起来，从而获得既有较高的工作频率，频率分辨率也很高，又能快速转换频率的合成信号输出。
在实际应用中，特别是在超高频工作情况下，为获得较大范围的频率选择（较多的频率数）和较小的步进频率，多采用吞除脉冲式锁相环频率合成器，如图2.2所示。
其实现方法为，在M分频器与压控振荡器之间插入高速双模前置分频器（÷P与÷（P+1））和吞除脉冲计数器A，最终得到总频计数分频比：
N=A（P+1）+P（MA）=PM+A（2.2）
输出信号频率为：
fo=（PM+A）fr可见，频率范围扩展了P倍，而频率间隔仍然保持为较小的fr。
吞除脉冲锁相式整数环频率合成器是一种在通信、雷达等领域中得到广泛应用的器件，它的最大特点是频率间隔小、工作频率高。
锁相式分数频率合成器的输出信号频率不必是参考信号频率的整数倍，可以是参考信号频率的小数倍。
如果参考电压用fr表示，输出电压用fo表示，那么输出信号和参考信号的关系可以表示为：
fo=[N+K/M]×fr
（2.4）（2.3）
其中，和M为整数，0≤KK而小数频率合成器输出信号的最小频率间隔即输出频率精度由参考信号频率和小数频率合成器的分辨位数决定。
由此可见，小数频率合成器在支持较高频率的参考信号的同时可以获得很高的输出频率精度。
小数频率合成器有多种
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实现方式，其中∑小数频率合成器是最成功的实现方式[3]。
fR
fr
fV
Ve
fo
图2.2吞除脉冲式锁相环频率合成器
2.2PLL芯片ADF4360-7
ADF4360-7是个集成的整数-N合成器和压控振荡器（VCO）。
它的中心频率由外置电感决定。
这允许频率范围从350MHz到1800MHz。
另外还有一个二分频可选择，这样使用者可以得到175MHz～900MHz的RF输出。
ADF4360-7对所有芯片上的寄存器的控制使用一个简单的3线控制。
它工作电压在3.0V到3.6V之间，在不使用的时候也能关断。
芯片的主要特征为：
超宽的频率输出范围；3.0~3.6V的电源电压；可编程双模分频器；可编程电荷泵（CP）模拟和数字相位锁定检测等。
；该芯片适用于无线手持设备（DECT，GSM，PCS，DCS，WCDMA）、测试设备、无线LNAs等。
它的工作原理如图2.3所示。
该芯片主要由低噪声数字鉴相器，精确电荷泵，可编程参考分频器，可编程A、B计数器及双模前置分频器（P／P+1）等部件组成。
数字鉴相器用来对R计数器和N计数器的输出相位进行比较，然后输出一个与二者相位误差成比例的误差电压。
鉴相器内部还有一个可编程延迟单元，用来控制翻转脉冲的宽度，这个翻转脉冲保证鉴相器的传递函数没有死区，因此，降低了相位噪声和参考杂散。
精确电荷泵采用可编程电流设置完成输出。
可编程参考分频器实际上是一个14b．的R计数器，t主要完成对外部恒温晶振进行分频，分频比的范围是1～16383，从而得到参考频率。
可编程A、B计数器及双模
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前置分频器（P／P+1）共同完成主分频比N（N=BP+A），双模前置分频器（P／P+1）也是可编程的，P的取值有几种模式：
8／9，16／17，32／33，64／65。
芯片通电后，锁存器的输入顺序是这样的：
1，R计数锁存器；2，控制锁存器；3，N计数锁存器。
控制锁存器和N计数锁存器之间需要有时间间隔，使ADF4360在最初设置时有短暂过渡[2]。
图2.3ADF4360-7工作原理
在本设计中，CPLD通过三线接口控制芯片寄存器。
ADF4360-7的控制时序如图2.4所示。
其中，t1、t7不小于20ns，t2、t3、t6不小于10ns，t4、t5不小于25ns。
在每个时钟信号（CLK）的上升沿将数据锁存人移位寄存器；并在LE（加载使能信号）的上升沿将数据转移到相应的锁存器），使频率合成器芯片完成对参考频率的R分频和对VCO输出频率的N分频。
将这两个分频后的信号进
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行相位比较，然后产生一个与二者的相位差成比例的线性电压。
从电荷泵输出端口CP输出，经过三阶环路滤波器滤掉高频干扰信号后，得到一稳定电压来控制VCO的输出频率，使最终的信号频率锁定在某个频点上[7]。
图2.4ADF4360-7控制时序
ADF4360系列的数字部分包括了24位的输入移位寄存器，14位的R计数器和一个由5位A计数器和13位B计数器组成的18位的N计数器（此处的R、N计数器与前面提到的R、N计数锁存器不同，此处R计数器14位，N计数器18位，而R、N计数锁存器都是24位，且R、N计数锁存器仅用在初始化和输入信号发生变化时）。
外部参考频率经过可编程的14位R计数器分频，得到鉴频鉴相器（PFD）所需的参考时钟，分频比的范围是1~16383。
可编程A、计数器与双模前置分频器（P/P+1）（双模前置分频器的分频数由换B模信号控制，可以在P与P+l之间切换，其取值有四种模式：
16/17，8/9，32/33，64/65）共同完成主分频比N（N=BP+A）（B为二进制的13位计数器的预分频比3~8191，A为二进制的5位吞脉冲计数器的预分频比0~31）。
R和N计数器分频后的信号输入鉴频鉴相器（PFD），并产生一个与它们的相位差成比例的输出。
图2.5是一个简化的原理图。
可见PFD还包括了一个可编程延迟单元，用来控制反脉冲的宽度（由R计数锁存器中的DB17和DB16两个字节控制）。
这个脉冲确保了PFD的传递函数没有盲区，因此降低了相位噪声和参考边频。
压控振荡器VCO是输出信号频率随输入信号控制电压变化的振荡器。
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ADF4360系列的VCO核用了相互重叠的8个带宽，使其在没有高的VCO灵敏度、相噪和杂散较低的情况下可以覆盖一个较宽的频率范围。
VCO核心的工作电流可在四档中编程选择：
5mA，10mA，15mA和20mA。
这个由控制锁存器中的PC1字节和PC2字节控制。
通过外接合适的电感LEXT（两个完全相同的电感接在L1和L2端口），在接通电源时或者任何情况下N计数锁存器被更新时，频带选择逻辑就会自动选择VCO工作的正确频带。
图2.5PFD简易原理图和时序图（锁定时）
由于ADF4360-7输出的中心频率由外部电感设置，他们之间的对应关系可由下面公式得出：
Fo=1/{2π[6.2pF（0.9nH+LEXT）]1/2}（2.5）
其中Fo是输出的中心频率，LEXT是外部电感值[8-12]。
2.3
本章小结
本章介绍了锁相式频率合成技术的分类以及各分类的工作原理，重点介
绍了ADI公司的PLL芯片ADF4360-7的工作原理，为高速时钟电路硬件的设计工作做了铺垫。
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第3章
基于CPLD的高速时钟电路硬件电路设计
硬件是高速时钟电路的主体，只有硬件电路设计得当，软件才有发挥作用的平台。
因此，无论是设计方案选取，还是各个器件的选取，都至关重要。
而PCB的设计也对硬件系统的性能有很大的影响。
3.1
3.1.1
设计方案设想及技术指标
整体设计方案设想系统整体方案的框图如图3.1所示，高速时钟电路主要由频率合成器和
主控芯片组成，利用主控芯片控制频率合成器输出理想的频率，然后将高速时钟信号输出到SMA接口上，可使用频谱分析仪观察输出信号是否正确。
拨码开关可控制CPLD是否发送控制字，进而控制高速时钟电路是否工作。
发光二极管可起指示作用，方便调试。
图3.1系统整体方案框图
3.1.2
系统设计指标高速时钟电路时钟输出频率范围至少在400MHz—1.5GHz；输出功率范围：
-14dBm—-6dBm；
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3.2
频率合成部分的实现
频率合成部分可采用分立元件设计频率合成器，也可以直接使用集成芯
片。
由于本设计输出频率要求较高，用分立元件很难实现，另外使用分立元件还会增大电路板面积，硬件调试也比较复杂，所以选择使用集成芯片来完成频率合成部分的工作。
目前常用的频率合成芯片有DDS和PLL芯片两种。
DDS具有高速频率转换能力、高度的频率和相位分辨能力，但目前尚不能做到宽带，频谱纯度也不如PLL[13]。
PLL技术具有高频率、宽带、频谱质量好等优点，但其频率转换速度低
[3]
。
由于本设计要求有较高的输出频率，而对频率转换的速度，以及频率和
相位的分辨能力等要求不高，所以选用PLL芯片做频率合成器。
本设计要求输出频率至少为400MHz~1.5GHz，而ADI公司的PLL芯片ADF4360-7的输出频率范围为350MHz~1.8GHz[14]，满足本设计的要求，所以选择了这款芯片。
ADF4360-7的工作原理见第二章。
时钟电路部分的原理图如图3.2所示。
3.3
择。
3.3.1
主控芯片的选取
本设计中，主控芯片有单片机、DSP以及CPLD/FPGA几种类型可供选使用单片机作为主控芯片单片机具有价格便宜、硬件电路简单、软件编程容易上手等优点，是很
多系统的首选控制芯片。
不过单片机处理速度不高，内部资源有限，这也限制了它在很多场合的应用。
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图3.2时钟电路原理图
3.3.2
使用DSP作为主控芯片数字信号处理器DSP（DigitalSignalProcessor）具有强大的运算功能和
快速的处理能力。
DSP主要用于数字信号处理领域，非常适合高密度，重复运算及大数据容量的信号处理。
但是DSP价格高昂，而且软、硬件设计都比较复杂。
3.3.3使用CPLD/FPGA作为主控芯片CPLD/FPGA内部具有大量组成数字电路的最小单元——门电路，而这些门电路并没有固定怎样连接，门电路的连接可通过编程的方法加以设计，同时输入/输出脚的连接可自己设置，故这种电路给我们带来了极大的方便
[15,16]
。
单片机处理速度不高，而DSP价格过高，而且两者都是通过串行执行指
令来实现特定功能，实时性不够好，而FPGA/CPLD则可实现硬件上的并行工作，实时性更好，更适合用来控制高速时钟电路;另一方面，虽然FPGA/CPLD器件在功能开发上是软件实现的，但物理机制却和纯硬件电路
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一样，十分可靠。
所以本设计最终选择使用CPLD/FPGA作为主控芯片。
根据技术指标的要求，本设计中CPLD/FPGA选择了ALTERA公司的MAXII系列CPLD芯片EPM240T100。
3.4
电源模块
CPLD芯片EPM240T100和PLL芯片ADF360-7都不能在5V电压下工
作，都需要3.3V的工作电源电压，本设计采用电源芯片LT1764为CPLD和ADF4360-7将5V电压转换成3.3V。
电源电路原理图如图3.3所示。
图3.3电源电路
3.5
本章小结
本章介绍了本设计中各个模块方案以及具体器件的选取，以及各主要模
块的硬件设计方法，提出了系统的硬件工作方案。
为软件部分的顺利进行打下了基础。
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第4章
基于CPLD的高速时钟电路软件设计
硬件设计完成后，便可以开展软件的设计了。
软件可以说是本系统的大脑，如果软件设计不合理，硬件部分做得再好也难以得到充分的发挥。
不过在开始软件设计之前，首先要对CPLD编程所需的硬件描述语言HDL有所了解。
4.1
4.1.1
硬件描述语言HDL
硬件描述语言简介硬件描述语言HDL是一种用形式化方法
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