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双极工艺论文

双极工艺

目录

引言1

第一章2

1.1双极工艺的介绍2

1.2双极集成电路制造工艺2

第二章5

2.1双极工艺制备5

2.2NMOS晶体管制作流程图5

第三章8

3.1互补双极工艺概论8

3.2互补双极工艺的发展8

3.3SOI全介质隔离互补双极工艺10

3.4互补双极工艺技术的重大突破11

第四章13

4.1BCD工艺概论13

4.2BCD工艺关键技术简介14

4.2.1BCD工艺的基本要求14

4.2.2BCD工艺兼容性考虑14

4.2.3DMOS器件的结构、工作原理与特点14

4.3BCD工艺发展趋势15

4.3.1BCD工艺发展方向15

4.3.2BCD工艺新兴技术发展趋势17

4.4BCD工艺应用的国内外市场现状17

4.4.1电源管理市场稳定增长 17

4.4.2显示驱动市场需求强劲 17

4.4.3BCD工艺是IC的上佳选择 17

总结19

参考文献20

引言

20世纪40年代中期，由于通讯、导航、武器装备等的电子系统日益复杂，导致电子电路的微型化和集成化需求日益迫切。

1959年美国仙童公司终于汇集了前人的技术成果，采用平面双极工艺集成技术制造出第一块实用硅集成电路，为集成电路的应用和发展开创了先河。

但由于常规纯硅双极集成技术面临着器件注入效率不高，难以获得高增益，无法实现能带的自由剪截，速度或频率增加缓慢等，因此出现了以硅为基础的异质结构或赝异质结构，为提高硅双极器件的性能和实现新的功能提供了重要技术途径。

在双极工艺[1]发展过程中，在早期的标准双极（或常规双极）工艺集成技术的基础上陆续推出了多晶硅发射极双极、互补双极、SiGe双极、SOI全介质隔离双极等工艺，并广泛采用了薄层外延、深槽隔离、多晶硅自对准、多层金属互连等技术，使陆续推出的新工艺技术制造的器件性能不断提高，不过双极工艺集成技术也越变越复杂。

下面说明几种典型工艺集成技术流程。

双极型电路[2]具有速度快、电流驱动能力强和模拟电路精度高等特点，因此，双极工艺不仅非常适用于模拟电路制造，而且在集成电路制造工艺技术发展初期，双极工艺集成技术在数字电路制造中也得到广泛应用，特别是还出现了双极逻辑集成电路发展高潮，因为逻辑集成电路通用性强、需用量大、结构简单、便于大生产、以及价格、体积、功耗、可靠性等方面与同等功能的分立器件相比具有明显优势，因而迅速得到推广应用。

第一章

1.1双极工艺的介绍

双极工艺的诞生源于半导体技术的发展，而双极型晶体管是最早发明的半导体器件。

在早期的集成电路生产中双极型工艺曾是唯一可能的工艺，但随着工艺的进步，先后出现PMOS、NMOS以及CMOS工艺，其中CMOS工艺由于功耗低、速度快、抗干扰能力强、集成度高等优点，目前已占据集成电路制造工艺的主导地位。

但双极型工艺凭借其高速、高跨导、低噪声以及较高的电流驱动能力等方面的优势，发展依旧很快，目前主要的应用领域是模拟和超高速集成电路。

双极型集成电路的基本制作工艺可分为两大类：

一类是各个元器件之间要做电性隔离区，隔离的方法有PN结隔离、全介质隔离以及PN结－介质混合隔离等。

用这种工艺制作的双极型集成电路典型的有TTL（晶体管－晶体管逻辑电路）；另一类是元器件之间自然隔离。

在隔离方法中，PN结隔离的工艺由于工艺比较简单，已成为最常用的方法。

1.2双极集成电路制造工艺

双极集成电路就是以双极晶体管作为有源元件的集成电路。

双极集成电路具有高速和极大的灵通性，所以在集成电路发展到巨大规模的今天，硅双极技术在一系列数字和模拟应用中依然具有相当大的吸引力。

但是双极的主要缺点是集成度低，功耗大，所以主要用于小规模（SSI）和中等规模（MSI）的集成电路中。

集成电路中的基本元件包括有源元件和无源元件，无源元件主要包括电阻、电容和电感。

极电路的有源元件有二极管、NPN管、横向PNP管、衬底PNP管等。

集成电路的制造采用的是平面工艺[3]，就是说所有的元件都是平面管，电极都是在一个平面上，这与分离元件有所不同。

双极集成电路的制造工艺所需工艺手段和CMOS基本相同，只是多需要一种技术，下面介绍最基本的双极集成电路工艺[4]（用PN结隔离的标准埋层工艺（SBC）），以NPN为例。

其器件形成过程如图1所示。

图1工艺流程示意图

（1）衬底准备衬底用轻掺杂的P型硅。

（2）埋层形成埋层是为了减小集电区体电阻。

先在衬底上长一层二氧化硅，光刻出埋层区，干法刻掉埋层区的氧化硅，然后注入N型杂质（磷、砷或碲），退火激活杂质并使其扩散（图1a）。

（3）外延层生长用湿法刻去全部二氧化硅，然后外延一层轻掺杂N型外延硅层。

双极器件主要就是做在这层外延层上（图1b）

（4）隔离区形成再长一层二氧化硅，光刻出隔离区，刻掉该区的氧化层，预淀积硼，并退火使其扩散，从而形成P型的隔离区（图1c）。

（5）深集电极接触形成深集电极接触也是为了降低集电极体电阻，光刻出集电极，注入（或扩散）磷，退火激活并扩散（图1d）。

（6）基区形成光刻基区，然后注人硼，退火使其扩散就形成基区。

要注意注入硼的能量和剂量，这对器件的性能影响特别大（图1e）。

（7）发射区形成基区长一层氧化层，光刻出发射区，磷扩散或注入砷，并退火形成发射区（图1f）。

（8）金属接触和布线淀积一层二氧化硅，光刻并干法刻出接触孔，该孔用来引出电极。

孔内溅射金属形成欧姆接触，淀积铝作为金属连接层，再光刻并刻出连线层金属，淀积一层钝化层并退火，用版8光刻和一步刻蚀形成压焊块（图1g）。

第二章

2.1双极工艺制备

双极工艺是利用PN结隔离技术制备双极型集成电路倒相器的工艺流程，包括一个NPN晶体管和一个负载电阻R。

原始材料是直径为75～150毫米掺P型杂质的硅单晶棒，电阻率ρ=10欧·厘米左右。

其工艺流程是：

先经过切片、研磨和抛光等工艺（是硅片制备工艺）制备成厚度约300～500微米的圆形硅片作为衬底，然后进行外延生长、氧化、光刻、扩散、蒸发、压焊和多次硅片清洗，最后进行表面钝化和成品封装。

制作双极型集成电路芯片需要经过5次氧化，对氧化硅（SiO2）薄层进行5次光刻，刻蚀出供扩散掺杂用的图形窗口。

最后还经过两次光刻，刻蚀出金属铝互连布线和钝化后用于压焊点的窗口。

因此，整套双极型集成电路掩模版共有7块。

即使通常省去钝化工艺，也需要进行6次光刻，需要6块掩模版。

2.2NMOS晶体管制作流程图

在采用标准双极工艺集成技术制造数字电路和模拟电路的过程中，除某些工艺技术条件不同以外，其主要工艺步骤基本上是差不多的，以标准双极工艺制造模拟电路[5]为例，说明它们的主要工艺流程如下：

（1）准备电阻率为10～20欧姆.厘米，晶向为<111>的p型掺硼抛光片，作为模拟集成电路芯片制造的衬底片；

（2）将衬底片放入氧化炉中，在高温（如1100℃）下，通入氧气（干氧）氧化一定时间（如10分钟）后，以湿氧化方法（以氧气通入沸腾的水中，让氧气携带水汽进入高温炉管中对硅片进行氧化，被称为湿氧化）氧化一定时间（如90分钟），再换用氧气氧化一定时间（如30分钟），生成设定厚度（如900纳米）的二氧化硅层，作为埋层扩散掩蔽层；（3）在二氧化硅层上光刻出埋层掺杂窗口；（4）将衬底片置于炉管内，以含砷物质（如三氧化二砷）为掺杂源，在低温（如480℃）下，淀积源适当时间（如1小时）；在高温（如1225℃）下，使埋层区内淀积的砷杂质推进扩散足够时间（如16小时），使掺杂层结深达到设定深度（如10微米左右），并达到设定掺杂层薄层电阻（如15欧姆）。

该掺杂层作为埋层，以提高器件性能；（5）在炉管内，以硅烷为源，在高温（如1170℃）下，在衬底片上外延一定时间（如20分钟），生长预定硅外延层厚度（如10～12微米），使外延层薄层电阻率达到预定值（如2.5欧姆.厘米）。

该层为制造集成电路元件的硅本体材料；（6）在高温（如1100℃）下，以湿氧化方法，在外延硅材料上氧化生长预定厚度（如900纳米）的二氧化硅层，作为元件隔离区掺杂的掩蔽层。

在该二氧化硅层上光刻出隔离掺杂区窗口；（7）以含硼物质（如三氧化二硼）为掺杂源，在高温（如950℃）下，在扩散炉内通入氮气，在光刻后的外延片上淀积源一定时间（如20分钟）；取出源物质，在高温（如1140℃）下，氮和氧气环境中，扩散推进杂质预定时间（如30分钟）；去除片上硼硅玻璃层；在高温（如1150℃）下，氧和氮气环境中，再推进扩散杂质预定时间（如150分钟），使掺杂层结深达到设定深度（如11～13微米），掺杂层薄层电阻达到设定值（如2欧姆）。

该掺杂层为芯片内元件之间的隔离区；（8）在氧化炉内，在高温（如1100℃）下，以湿氧化方法使外延片上氧化生长设定厚度（如700纳米）的二氧化硅层，作为晶体管基区掺杂的掩蔽层；在该二氧化硅层上光刻出基区掺杂的窗口；（9）在扩散炉内，以含硼物质为掺杂源，在高温（如950℃）下，氮气环境中，在光刻后的外延片上淀积杂质预定时间（如20分钟），使预淀积薄层电阻达到设定值（如38～42欧姆）；在高温（如1150℃）下，推进扩散杂质预定时间（如40分钟），使掺杂层结深达到预定值（如1.8～3.2微米），二氧化硅层厚度达到设定值（如450纳米），扩散层薄层电阻达到设定值（如115～150欧姆），以作为为晶体管的基区、扩散电阻区及横向pnp管的发射区和集电区；（10）在二氧化硅层上光刻出发射极掺杂区窗口；（11）以含磷物质（如三氯氧磷）为源，在高温（如1050℃）下，在扩散炉内通入氮气和氧气，在光刻后的外延硅片上淀积源预定时间（如10分钟），并使杂质推进扩散，使晶体管放大倍数达到设定值（如90以上），掺杂层薄层电阻达到设定值（如2～3欧姆），该掺杂区为晶体管发射区；（12）在适当温度（如875℃）下，在氧化炉内通入氧气使发射区氧化预定时间（如5分钟），以湿氧化方法再使发射区氧化预定时间（如90分钟），再通入氮气预定时间（如20分钟），生成设定厚度的二氧化硅层（如280～350纳米），以作为元件接触孔光刻掩蔽层；（13）在二氧化硅层上光刻出金属接触孔窗口后，以含铝物质为源，在高真空度环境中电子蒸发设定厚度（如1.2微米）的铝层，再按照电路连线要求光刻出铝条，芯片中的各个元件便被连接成为具有某种功能的电路；（14）在炉管内，以低温（如450℃），氮气环境，合金适当时间（如30分钟），使铝-硅共熔，以增加可靠性。

在低温（如430℃）下，采用低压化学气相淀积方法淀积含磷2～3％的掺磷二氧化硅层达到设定厚度（如550纳米），作为器件的钝化保护层。

光刻出引线压焊点，经压焊引线、封帽、可靠性筛选、测试等工序后即得到集成电路成品。

第三章

3.1互补双极工艺概论

模拟电路是任何电子系统的重要组成部分，即使在数字化高速发展的现代电子系统中也都离不开模拟集成电路，所以模拟集成电路的制造及其工艺集成技术的研究一直受到高度重视。

由于卫星、远程通信、图像处理、全球定位系统等许多场合应用的模拟信号处理系统需要具有高速度、宽工作频带、抗强辐射能力的集成运算放大器，如要求抗辐射能力大于数十kGy、带宽达1000MHz以上、转换速率达每微妙2000V或以上；在射频/中频放大器、高速A/D转换器驱动电路、高速数据采集系统等应用的运算放大器，还要求具有低的谐波失真、宽的动态范围等，因此，对集成工艺技术的要求也就越来越苛刻。

早期的标准双极工艺制造的运算放大器因横向pnp晶体管性能差，如放大倍数只有3～5，fT不到10MHz，所以运算放大器的转换速率只有每微妙1V或以下。

虽然后来在电路结构方面引入前馈技术和p沟结型场效应晶体管使运算放大器的转换速率有一个数量级的提高，但仍不能满足系统发展应用的需要，特别是如电流反馈运算放大器的输入级采用非平衡结构，要求pnp和npn晶体管性能尽可能接近，以减小直流误差，传统的标准双极工艺不能制造这种电路。

在推挽电路和有源负载等电路的设计中也非常需要双极结pnp晶体管，高性能pnp晶体管用作输出级的驱动器件可降低电源电流，从而能提高电路的性能。

另外，npn和pnp两种晶体管的高击穿电压、高的品质因素（放大倍数与厄利电压的乘积（βVα））、高的fT和fmax、以及低噪声等性能常常是模拟电路设计中的关键技术要求，但常规双极工艺难以满足应用发展需求，因而导致互补双极工艺[6]技术的出现。

3.2互补双极工艺的发展

早期的双极工艺一般不是互补结构，在多数情况下，只将npn双极结晶体管进行优化，而pnp双极结晶体管通常是“自由－free”的，即不需用另外增加工艺步骤便自然形成的。

这种“自由”的pnp晶体管有两种类型，一种是衬底pnp晶体管（纵向pnp晶体管），另一种是横向pnp晶体管。

衬底pnp晶体管由npn晶体管的p型基区、n型集电区和p型衬底构成，这种器件不是相互隔离的，它们通过衬底被连接在一起。

横向pnp晶体管由npn晶体管的p型本征基区、n型集电区和p型本征基区构成，基区接触由npn晶体管的n型埋层提供。

其中“横向”与“纵向”一说，实际上是指电流相对于硅片表面的流动方向而言，即横向pnp晶体管的电流是从发射极横向流动到集电极，而纵向pnp晶体管的电流则是从发射极垂直向下流动到集电极，然后再流向埋层。

横向pnp晶体管的基极电阻大而性能较差，限制了它在高频范围的应用。

其实，这几种器件都不适合高频、开关或高性能电路的应用。

 从60年代到现在，有许多采用互补双极工艺技术应用于高性能模拟电路的报导，最早的报导始于1968年，后来不断对这种工艺进行改进和优化，使npn和pnp两种晶体管都得到电路设计需要的高电流增益和低饱和电阻。

自20世纪80年代以来，又有许多高性能互补双极工艺技术报导，最早报导的高性能互补双极工艺是一种高压工艺，这种工艺制造的纵向npn和pnp晶体管的集电极-发射极结击穿电压达到60伏，电流放大倍数约为100，可用来制造通信用户线路接口电路。

1983年还报导了击穿电压大于350伏，fT分别为450MHz和200MHz的npn和pnp晶体管互补双极工艺，可用来制造线路接口电路及电源管理电路。

为了降低寄生效应，提高速度，后来又开始采用SOI加深槽的全介质隔离互补双极工艺，最早报导始于1989年，该工艺比以前的工艺相对简单，因不需用n阱来作pnp晶体管的隔离，且器件的尺寸和寄生电容都大大减小，但成本有所提高，所以又出现了结隔离互补双极工艺。

    传统的互补双极工艺中有V型槽介质隔离和pn结隔离技术[7]，V型槽介质隔离互补双极工艺的主要优点是在体硅上制造晶体管的传输特性比在外延硅层上制造晶体管的要好得多，寄生电容也大大降低，但最大的缺点是集成度低，单晶材料的磨抛处理也很困难，限制了该技术的发展。

pn结隔离互补双极工艺是利用两次外延实现纵向npn晶体管与纵向pnp晶体管的兼容，因第二次外延质量难以保证，且寄生电容大，因此实际应用受到局限。

随SOI加深槽的全介质隔离互补双极工艺技术的不断成熟，其成本也相对降低，因而应用增多。

3.3SOI全介质隔离互补双极工艺

   采用SOI加深槽的全介质隔离互补双极工艺技术[8]，可使隔离漏电流小于50pA，集电极-衬底漏电流小于30pA，其晶体管的fT可比相同特征尺寸的常规双极晶体管的fT提高50％。

国外许多大公司都拥有这种全介质隔离互补双极工艺技术，如ADI公司的专利工艺XFCB就是这种工艺，ADI公司的大多数高性能模拟电路如运算放大器和很多RF电路如直接数字频率合成器（DDS）、锁相环频率合成器（PLL）、混频器、调制器和解调器以及中频（IF）放大器和通信应用的单片收发器等都是采用全介质隔离互补双极工艺技术制造的。

它的这种工艺已发展到第4代（XFCB-3），其中的双极晶体管现采用SiGeHBT替代了硅双极结晶体管，采用0.35μm技术，可提供70GHzfT和130GHzfmax性能，比前一代互补双极工艺技术制造产品的工作速度可提高3倍。

ADI公司于2004年推出的射频（RF）功率检测器AD8318就是采用这种工艺技术制造的，该检测器兼备了高精度和宽动态范围，适用于许多种类的无线通信基础设备应用，如要求工作频率为2GHz的GSM，CDMA和W-CDMA蜂窝基站、要求工作频率为5GHz的W-LAN802.11以及要求工作频率达30GHz的点到点固定无线系统等应用。

该检测器能够精确测量1MHz～8GHz带宽内的RF信号功率，比以前的2.5GHz频率的测量精度得到很大提高。

这种RF功率测量精度的提高，可以大大缩小RF功率发送器的尺寸，并显著降低其成本，满足了无线网络管理的关键要求。

    SOI全介质隔离互补双极晶体管结构以某3微米SOI全介质隔离互补双极工艺为例，说明其简化工艺步骤如下：

（1） SOI片制备

（2） npn和pnp晶体管的埋层制作

（3） 外延4～8微米n型硅

（4） 6×3微米隔离槽制作

（5） pnp晶体管的p阱制作

（6） npn和pnp晶体管的n＋集电极和p＋集电极制作

（7） npn和pnp晶体管的p基区和n基区制作

（8） npn和pnp晶体管的n发射区和p发射区制作

（9） 电容和电阻制作

（10） 金属化

（11） 钝化

（12） 键合和封装

    采用该工艺技术，可实现纵向npn和pnp晶体管的fT分别达4GHz和2GHz的性能，适用于高速放大器制作。

应用类似该工艺的pn结隔离互补双极技术，曾制作出压摆率为2200V/μs的高速运算放大器。

3.4互补双极工艺技术的重大突破

VIP10[9]是美国国家半导体公司（NS）互补双极工艺技术的一项重大突破。

互补双极晶体管无论采用 NPN 还是 PNP设计，均较其他晶体管更能为新一代的高性能、高速度放大器提供所需的功能，例如高带宽、低功耗、低电压、较大的输出振幅、高输出电流以及低失真率等。

由于VIP10采用先进的工艺技术结构，具有很多优点。

活性区是采用BondedWater技术制成的绝缘硅片（SOI），四周有蚀刻沟道，并以填料填满沟道，成为绝缘边。

VIP10 晶体管的集电极均已完全加以电介质隔离（DI），而且集电极和基底或井之间并无反向偏压接面。

上一代的工艺技术均采用接面绝缘 （JI）的方法，集电极与基底之间的电容（Cjs）基本上是接面电容。

对于采用接面绝缘方法的工艺技术来说，其电容量将更大一些，尤其是某一类晶体管，因为采用接面电容，会跟随不同电压而改变。

NS的VIP1、VIP2及VIP3等工艺技术与大部分双极工艺技术一样均采用p型基底。

为了将PNP晶体管的集电极与基底隔离，便需采用n型埋层隔离扩散接面。

这种n 型扩散接面必须比p型基底更高度掺杂。

高掺杂度的接面令PNP晶体管的Cjs电容远较NPN晶体管为高。

若采用VIP10工艺技术[10]，不管电压高低，最少晶体管的Cjs电容量低至只有5fF，而且NPN和PNP晶体管的Cjs电容均相同。

另一要解决的寄生电容问题是集电极基极接面的电容（Cjc）。

根据密勒效应，集电极基极接面的电容会因应电压增益级的输入而增加，因此在高速的芯片设计之中 Cjc具有关键作用。

以高速的晶体管来说，其轻微掺杂的内部基极接面与高度掺杂的外部基极扩散接面连接。

这个外部的基极区在基极周边形成一个较大的接面电容。

VIP10的四周边界均以电介质加以隔离，一举解决这个问题。

方法是利用浅沟蚀刻并以填料填充，而并非采用传统的 LOCOS氧化法，因为采用氧化法可能会产生缺陷，令电流大量漏失，而且大大降低模拟电路的成品率。

发射极及基极的接面各有自己的多晶硅层。

重要的发射极及基极区会自动对位。

Poly1是外部基极区。

Poly1区设有一个洞孔，作为发射极的窗口及内部基极。

发射极区与外部基极区之间有一层氮化物将两者分隔，而发射极则与Poly2 连接，使基极拾波区非常接近发射极，有助减低外部基极电阻（Rbb）。

这两层多晶硅层均含水杨酸，可进一步减低与发射极、基极及集电极串列一起的寄生电阻。

最少晶体管的芯片面积小至只有300mm2，大小只有旧型号的1/8。

这是上述功能特色的另一优点。

双层多晶硅层结构可将发射极至基极之间的拾波空间减少，较传统的单一多晶硅层方式优胜。

基极的周边采用浅沟加以隔离，使集电极拾波区可以非常接近基极，而不会减低崩溃或增加电容。

最后，围在晶体管四周的隔离浅沟可大幅缩小绝缘所需的空间。

图1所示为VIP10 晶体管的横切面。

对于双极性晶体管来说，最常见而又最有价值的交流电数值是过渡频率（Ft）。

若Vce=5V，VIP10NPN及PNP的过渡频率分别为 9GHz及8GHz。

对于互补硅片工艺来说，这是极为先进的技术。

Ft越低，发射极基极接面扩散电容也越低，NS利用这种特性，所以设计带宽高达1GHz的线性集成电路或带宽为100MHz左右的极低功耗线性集成电路，因为即使供电电流极低，所用的内置式放大器也因其扩散及寄生电容较低，而令相移也较低。

若以较低电压操作，VIP10晶体管的Ft只有轻微的下降，由于 VIP10芯片具有这些低电压交流特性，因此即使供电电压低至2.7V，仍可发挥卓越的性能，输出振幅接近供电电压。

一直以来，高频晶体管的直流电特性较弱，这是我们不得不接受的现实。

采用 VIP10 制造的晶体管由于速度较高，因此可以发挥直流电性能。

NPN的b及前级电压分别为100V及120V，而PNP的b及前级电压则分别为55V及40V。

常见而有价值的直流电数值是b×前级电压，而这个乘积更可用以计算每级的增益。

由于PNP的电洞迁移率较低，因此即使Ft及击穿电压相差不远，PNP的b×Va乘积会比 NPN低。

VIP10PNP的b×Va达 2,200V，Bvceo则达12V，而Ft 为8GHz。

以互补双极线性集成电路工艺来说，这是符合世界水平的先进组合。

第四章

4.1BCD工艺概论 

BCD是一种单片集成工艺技术。

1986年由意法半导体（ST）公司率先研制成功，这种技术能够在同一芯片上制作双极管Bipolar，CMOS和DMOS器件，称为BCD工艺。

了解BCD工艺[12]的特点，需要先了解双极管bipolar，CMOS和DMOS器件这三种器件的特点，详见表1。

表1双极管Bipolar,CMOS和DMOS器件的特点

器件类别

器件特点

应用

双极器件

两种载流子都参见导电,驱动能力强,工作频率高,集成度低

模拟电路对性能要求较高部分（高速、强驱动、高精度）

CMOS器件

集成度高,功耗低

适合做逻辑处理,一些输入,也可以做输出驱动

DMOS器件

高压大电流驱动（器件结构决定漏端能承受高压,高集成度可在小面积内做超大W/L）

模拟电路和驱动,尤其是高压功率部分,不适合做逻辑处理.）

BCD工艺把双极器件和CMOS器件同时制作在同一芯片上。

它综合了双极器件高跨导、强负载驱动能力和CMOS集成度高、低功耗的优点，使其互相取长补短，发挥各自的优点。

更为重要的是，它集成了DMOS功率器件，DMOS可以在开关模式下工作，功耗极低。

不需要昂贵的封装和冷却系统就可以将大功率传递给负载。

低功耗是BCD工艺的一个主要优点之一。

整合过的BCD工艺制程，可大幅降低功率耗损，提高系统性能，节省电路的封装费用，并具有更好

的可靠性。

4.2BCD工艺关键技术简介 

4.2.1BCD工艺的基本要求 

首先，BCD工艺必须把双极器件、CMOS器件和DMOS器件同时制作在同一芯片上，而且这三种器件在集成后应基本上能具有各自分立时所具有的良好性能；其次，BCD工艺制造出来的芯片应具有更好的综合性能；此外，相对于其中最复杂的工艺（如双阱、多层布线、多层多晶硅的CMOS工艺）不应增加太多的工艺步骤。

4.2.2BCD工艺兼容性考虑