微电子工艺技术复习要点答案完整版.docx

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微电子工艺技术复习要点答案完整版

微电子工艺技术-复习要点答案（完整版）

第四章晶圆制造

1．CZ法提单晶的工艺流程。

说明CZ法和FZ法。

比较单晶硅锭CZ、MCZ和FZ三种生长方法的优缺点。

答：

1、溶硅2、引晶3、收颈4、放肩5、等径生长6、收晶。

CZ法：

使用射频或电阻加热线圈，置于慢速转动的石英坩埚内的高纯度电子级硅在1415度融化（需要注意的是熔硅的时间不宜过长）。

将一个慢速转动的夹具的单晶硅籽晶棒逐渐降低到熔融的硅中，籽晶表面得就浸在熔融的硅中并开始融化，籽晶的温度略低于硅的熔点。

当系统稳定后，将籽晶缓慢拉出，同时熔融的硅也被拉出。

使其沿着籽晶晶体的方向凝固。

籽晶晶体的旋转和熔化可以改善整个硅锭掺杂物的均匀性。

FZ法：

即悬浮区融法。

将一条长度50-100cm的多晶硅棒垂直放在高温炉反应室。

加热将多晶硅棒的低端熔化，然后把籽晶溶入已经熔化的区域。

熔体将通过熔融硅的表面张力悬浮在籽晶和多晶硅棒之间，然后加热线圈缓慢升高温度将熔融硅的上方部分多晶硅棒开始熔化。

此时靠近籽晶晶体一端的熔融的硅开始凝固，形成与籽晶相同的晶体结构。

当加热线圈扫描整个多晶硅棒后，便将整个多晶硅棒转变成单晶硅棒。

CZ法优点：

①所生长的单晶的直径较大，成本相对较低；②通过热场调整及晶转，坩埚等工艺参数的优化，可以较好的控制电阻率径向均匀性。

缺点：

石英坩埚内壁被熔融的硅侵蚀及石墨保温加热元件的影响，易引入氧、碳杂质，不易生长高电阻率单晶。

FZ法优点：

①可重复生长，提纯单晶，单晶纯度较CZ法高。

②无需坩埚、石墨托，污染少③高纯度、高电阻率、低氧、低碳④悬浮区熔法主要用于制造分离式功率元器件所需要的晶圆。

缺点：

直径不如CZ法，熔体与晶体界面复杂，很难得到无位错晶体，需要高纯度多晶硅棒作为原料，成本高。

MCZ：

改进直拉法优点：

较少温度波动，减轻溶硅与坩埚作用，降低了缺陷密度，氧含量，提高了电阻分布的均匀性

2．晶圆的制造步骤【填空】

答：

1、整形处理：

去掉两端，检查电阻确定单晶硅达到合适的掺杂均匀度。

2、切片3、磨片和倒角4、刻蚀5、化学机械抛光

3.列出单晶硅最常使用的两种晶向。

【填空】

答：

111和100.

4.说明外延工艺的目的。

说明外延硅淀积的工艺流程。

答：

在单晶硅的衬底上生长一层薄的单晶层。

5.氢离子注入键合SOI晶圆的方法

答：

1、对晶圆A清洗并生成一定厚度的SO2层。

2、注入一定的H形成富含H的薄膜。

3、晶圆A翻转并和晶圆B键合，在热反应中晶圆A的H脱离A和B键合。

4、经过CMP和晶圆清洗就形成键合SOI晶圆

6.列出三种外延硅的原材料，三种外延硅掺杂物【填空】

7、名词解释：

CZ法提拉工艺、FZ法工艺、SOI、HOT（混合晶向）、应变硅

答：

CZ法：

直拉单晶制造法。

FZ法：

悬浮区融法。

SOI：

在绝缘层衬底上异质外延硅获得的外延材料。

HOT：

使用选择性外延技术，可以在晶圆上实现110和100混合晶向材料。

应变硅：

通过向单晶硅施加应力，硅的晶格原子将会被拉长或者压缩不同与其通常原子的距离。

第五章热处理工艺

1.列举IC芯片制造过程中热氧化SiO2的用途？

答：

1、原生氧化层2、屏蔽氧化层3、遮蔽氧化层4、场区和局部氧化层5、衬垫氧化层6、牺牲氧化层7、栅极氧化层8、阻挡氧化层

2.栅氧化层生长的典型干法氧化工艺流程

答：

1、850度闲置状态通入吹除净化氮气。

2、通入工艺氮气充满炉管。

3、将石英或碳化硅晶圆载舟缓慢推入炉管中4、以大约10度每分钟升温。

5、工艺氮气气流下稳定温度。

6、关闭氮气，通入氧气和氯化氢，在晶圆表面生成SO2薄膜。

7、当氧化层达到厚度时，关掉氧气和氯化氢，通入氮气，进行氧化物退火。

8、工艺氮气气流下降温。

9、工艺氮气气流下将晶舟拉出，闲置状态下吹除净化氮气。

3.影响扩散工艺中杂质分布的因素

答：

1、时间与温度，恒定表面源主要是时间。

2、硅晶体中存在其他类型的点缺陷p75-p77

4.氮化硅在IC芯片上的用途

答：

1、硅局部氧化形成过程中，作为阻挡氧气扩散的遮蔽层。

2、作为化学抛光的遮挡层。

3、用于形成侧壁空间层、氧化物侧壁空间层的刻蚀停止层或空间层。

4、在金属淀积之前，作为掺杂物的扩散阻止层。

5、作为自对准工艺的刻蚀停止层。

5.离子注入后的RTA流程

答：

1、晶圆进入2、温度急升3、温度趋稳4、退火5、晶圆冷却6、晶圆退出

6.为什么晶体晶格离子注入工艺后需要高温退火？

使用RTA退火有什么优点【填空】

答：

消除晶格损伤，恢复载流子寿命以及迁移率，激活一定比列的掺杂原子。

P112降低了退火温度或者说减少了退火时间，减少了退火时的表面污染，硅片不会产生变形，不会产生二次缺陷，对于高剂量注入时的电激活率较高。

7.SiO2-Si界面中存在几种电荷？

对器件性能有哪些影响？

工艺上如何降低它们的密度【综合】

答：

有5种。

LiRB+Cs+K+几乎没有影响Na+会引起mos晶体管阈值电压的不稳定。

P571、使用含氯的氧化工艺2、用氯周期性的清洗管道、炉管和相关的容器。

3、使用超纯净的化学物质4、保证气体及气体传输过程的清洁，保证栅电极材料不受污染。

8.扩散掺杂工艺的三个步骤【填空】

答：

1、晶圆清洗。

2、生长遮蔽氧化层3、光刻4、刻蚀5、去光刻胶6、清洗7、掺杂氧化物淀积8、覆盖氧化反应9、掺杂物驱入

9.名词解释：

结深、退火、RTP、RTA、RTO、合金化热处理

答：

结深：

如果扩散杂质与硅衬底原有杂质的导电类型不同，在两种杂质浓度的相等处会形成PN结，此深度为结深。

退火：

将注有离子的硅片在一定温度下，经过适当时间的热处理，则硅片中的损伤就可能部分或大部分得到消除，载流子寿命以及迁移率也会不同程度的恢复，掺杂原子得到一定比例的电激活。

这样的过程叫热退火。

RTP:

快速加热工艺。

是一种升温速度非常快的，保温时间很短的热处理方式。

RTA：

快速加热退火系统。

高温退火消除损伤恢复单晶结构并激活掺杂原子

RTO：

快速加热氧化。

合金化热处理：

利用热能使不同原子彼此结合成化学键而形成金属合金的一种加热工艺。

第六章光刻工艺

1.列出光刻胶的四种成分【填空】

答：

聚合物、感光剂、溶剂和添加剂

2.光刻工艺3个主要过程【填空】

答：

光刻胶涂敷、曝光和显影

3.显影工艺的3个过程【填空】

答：

显影、硬烘烤和图形检测

4.列出4种曝光技术，并说明那种分辨率最高，说明各种曝光技术的优缺点。

答：

1、接触式曝光：

分辨率较高，可在亚微米范围内。

接触时的微粒会在晶圆上产生缺陷，光刻版的寿命也会减短。

2、接近式曝光：

光刻板寿命长，分辨率在2UM。

3、投影式曝光：

解决了微粒污染，可以整片曝光，但是分辨率较低。

4、步进式曝光：

分辨率高，nm级，无微粒污染。

但是不能整片曝光，价格昂贵。

步进式曝光的分辨率最高。

5.光刻工艺的8道工序

答：

八道工序为：

晶圆清洗、预烘培和底漆涂敷、光刻胶自旋涂敷、软烘烤、对准和曝光、曝光后烘烤，以及显影、硬烘烤和图形检测

6.软烘烤的目的是什么？

列出烘烤过度和不足会产生什么后果？

答：

目的：

将光刻胶从液态转变为固态，增强光刻胶在晶体表面的附着力。

使光刻胶含有5%-20%的残余溶剂。

不足后果:

1、光刻胶在后续工艺中因为附着力不足脱落2、过多的溶剂造成曝光不灵敏3、硬化不足，光刻胶会在晶圆表面产生微小震动，会在光刻胶上面产生模糊不清的图像。

过度后果：

光刻胶过早聚合和曝光不灵敏

①解释曝光后烘烤的目的。

PEB（曝光后烘烤）烘烤过度和不足会产生什么问题？

答：

目的：

降低驻波效应

不足：

无法消除驻波效应，影响分辨率。

过度：

造成光刻胶的聚合作用，影响显影过程，导致图形转移失败。

②解释硬烘烤的目的。

光刻胶硬烘烤过度和不足会产生什么问题？

答：

目的：

除去光刻胶内的残余溶剂、增加光刻胶的强度，并通过进一步的聚合作用改进光刻胶的刻蚀与离子注入的抵抗力。

增强了光刻胶的附着力。

过度：

影响光刻技术的分辨率。

不足：

光刻胶强度不够

7.什么是驻波效应？

如何减小驻波效应

答：

驻波效应：

当曝光的光纤从光刻胶与衬底的界面反射时，会与入射的曝光光线产生干涉，会使曝光过度和不足的区域形成条纹状结构。

减小驻波效应的办法：

1、光刻胶内加染料可以减小反射强度。

2、经验表面淀积金属薄膜与电介质层作为抗反射镀膜减少晶圆表面的反射。

3、采用有机抗反射镀膜层。

4、通过曝光后烘烤降低。

8.名词解释：

光刻技术、正光刻胶、负光刻胶、PSM移相掩膜、OPC光学临界校正、离轴照明、浸入式光刻

答：

光刻技术：

图形化工艺中将设计好的图形从光刻板或背缩光刻板转印到晶圆表面的的光刻胶上使用的技术。

正光刻胶：

曝光区域变软并最后被溶解。

负胶则相反。

PSM移相掩膜：

相移掩膜上的电介质层在光刻版上开口部分以间隔的方式形成相移图形，通过没有相移涂敷开口部分的光线，会与通过有相移涂敷开口的光线产生破坏性干涉，相反的相移会在高密度排列区形成非常清晰的图像。

Opc光学临界校正：

补偿当图形尺寸和曝光光线尺寸临近时所产生的衍射效应。

离轴照明：

通过使用光圈将入射光以一定角度入射到光学系统的透镜上，收集光刻板上光栅的一级衍射，提高分辨率。

浸入式光刻：

通过在物镜和晶圆表面空隙之间填充离子水以提高光刻分辨率

第七章等离子体工艺

1.等离子体工艺在半导体制造中的应用

答：

（1）IC制造中所有图形化刻蚀均为等离子体刻蚀或干法刻蚀。

（2）应用于电介质积淀。

（3）离子注入使用等离子体源制造晶圆掺杂所需的离子，并提供电子中和晶圆表面上的正电荷。

（4）物理气相淀积用离子轰击金属靶表面，使金属溅镀淀积于晶圆表面。

（5）遥控等离子体广泛应用于清洁机台的反应室、薄膜去除、薄膜淀积工艺中。

2.半导体工艺中等离子体最重要的三种碰撞【填空】

答：

离子化碰撞、激发-松弛碰撞、分解碰撞

3.名词解释：

离子化碰撞、激发-松弛碰撞、分解碰撞、平均自由程、

答：

离子化碰撞：

当电子和原子或者分子碰撞时，会将部分能量传递到受原子核或分子核束缚的轨道上。

激发-松弛碰撞：

当电子和原子或者分子碰撞时，电子没有脱离核的束缚，而是跃迁到更高的能级叫激发。

处于激发状态的电子落回到基态或者最低能级叫松弛。

分解碰撞：

当电子和分子碰撞时，碰撞的能量比分子的化学键能量高，打破了化学键的自由基。

叫分解碰撞。

平均自由程：

粒子和粒子碰撞前能够移动的平均距离。

第八章离子注入工艺

1.离子注入工艺和扩散工艺相比的优点

答：

温度低，使用PR遮蔽层（扩散硬遮蔽层），非等向性掺杂轮廓，可独立控制掺杂浓度和结深，批量及单晶圆工艺（扩散为单晶圆工艺）

2.离子注入的两种阻滞机制【填空】

答：

原子核阻滞和电子阻滞。

3.离子注入的通道效应和减小通道效应的方法

答：

通道效应：

如果一个电子以正确的角度进入通道，它只需要很少的能量就可以行进很长的距离。

方法：

（1）对大的离子，沿沟道轴向（110）偏离7-10度。

（2）表面用二氧化硅掩膜。

（3）用Si，Ge,F,Ar等离子使表面预非晶化，形成非晶层。

（4）增加注入剂量（晶格损失增加，非晶层形成，沟道离子减少）。

4.离子注入后为什么要进行热退火

答：

离子注入的过程中，离子与晶格原子碰撞会使原子从晶格的束缚能中释放出来。

热退火可以修复单晶结构并激活掺杂物。

5.离子注入工艺在元器件中的应用（8+）

答：

（1）阱区注入。

（2）对重度阱区注入，抑制结击穿效应。

（3）调整阈值电压。

（4）多晶硅掺杂降低电阻系数。

（5）扩散阻挡层的离子注入。

（6）LDD注入抑制热电子效应。

（7）源\漏极注入使源\漏极与多晶硅栅正下方的沟道分开以抑制热电子效应。

（8）沟道终止注入形成P型掺杂隔离区。

6.集成电路制造中常用的3种掺杂物

三氟化硼B10H14硼烷C2B10H12

7.离子注入设备的主要组成部分（7部分）【填空】

答：

气体系统、电机系统、真空系统、控制系统、射线系统、电荷中性化系统、晶圆处理系统

8.名词解释：

通道效应

答：

通道效应：

如果一个电子以正确的角度进入通道，它只需要很少的能量就可以行进很长的距离。

第九章刻蚀工艺

1.IC芯片工艺过程中包括的刻蚀工艺过程（8）

答：

（1）图形化和整面全区刻蚀。

（2）单晶硅刻蚀用于浅槽隔离。

（3）多晶硅刻蚀用于界定栅和局部互连线。

（4）氧化物刻蚀界定接触窗和金属层间接触孔。

（5）金属刻蚀形成金属互连线。

（6）氧化层CMP停止在氮化硅层后的氮化硅剥除工艺。

（7）电介质的非等向性回刻蚀形成侧壁空间层。

（8）钛金属硅化物形成合金之后的钛剥离。

2.什么是刻蚀的选择性【填空】

答：

图形化刻蚀中对于光刻胶、被刻蚀薄膜和衬底三种材料的刻蚀速率不同。

3.湿法刻蚀氧化硅、硅、氮化硅、金属的化学试剂【填空】

答：

氧化硅：

HF硅：

硝酸和氢氟酸的混合液氮化硅：

磷酸金属：

磷酸0.8醋酸0.05硝酸0.05水0.1

4.等离子刻蚀中非等性刻蚀的原理：

损伤机制和阻绝机制

5.名词解释：

负载效应过刻蚀主刻蚀

答：

负载效应：

等离子体图形化刻蚀过程中，刻蚀图形将影响刻蚀速率和刻蚀轮廓。

过刻蚀：

刻蚀薄膜时，晶圆内的刻蚀速率和薄膜厚度并不完全均匀，主刻蚀后，会有少部分的薄膜留下，移除剩余薄膜的过程称为过刻蚀。

移除大部分薄膜的过程称为主刻蚀。

第十章化学气相淀积与电介质薄膜

1.半导体工艺中常用的三种CVD反应器类型【填空】

答：

APCVD：

常压化学气相淀积LPCVD:

低压化学气相淀积PECVD：

等离子增强型化学气相淀积

2.热生长氧化物和CVD氧化物的本质区别是什么？

答：

生长的薄膜与消耗的硅衬底，淀积的薄膜不消耗硅衬底。

热生长的二氧化硅来自气相氧，硅来自衬底，当薄膜生长进入衬底时，这个过程会消耗衬底的硅。

CVD氧化物的硅与氧都来自气相状态，并没有消耗硅衬底

3.电介质CVD工艺最常使用的硅来源气体、氮化硅淀积中的三种源材料气体、CVD氧化物的氧来源气体

答：

电介质CVD中生长的硅最常用的气体是硅烷（SiH4）与TEOS（四乙氧基硅烷，Si（OC2H5）4）。

对于低k介质层：

3MS（三甲基硅烷或（CH3）3SiH）是最常使用的源材料；

对于超低k介质材料：

常采用DEMS（C5H14Si）和CHO（氧化环乙烯或C4H10O）作为源材料。

4.PSG用于ILD0的2种原因；BPSG用于ILD0的原因是什么？

答：

（1）可捕捉移动的钠离子

（2）减小硅玻璃的加热回流温度2.降低再流动温度

5.CVD工艺的的工艺流程

答：

（1）气体或气相源材料进入反应器

（2）源材料扩散穿过边界层并接触衬底（3）源材料吸附在衬底表面（4）吸附的源材料在衬底表面移动（5）源材料在衬底表面开始化学反应（6）固体产物在晶体表面形成晶核（7）晶核生长形成岛状物（8）岛状物结合形成连续的薄膜（9）其他气体副产品从衬底表面上放出（10）气体副产品扩散过边界层（11）气体副产品流出反应器

6.源材料扩散穿过边界表面时的两种表面吸附【填空】

答：

化学吸附：

衬底表面的原子与吸附的源材料的分子内的原子形成化学键；物理吸附：

吸附在源材料的表面；

7.半导体工艺中电介质薄膜的应用（5种）

答：

（1）作为钝化保护层

（2）ILD0的掺杂物阻挡层（3）紫外线可以穿透的保护层（4）作为ILD材料

8.名词解释：

APCVD、LPCVD、PECVD、黏附系数、化学吸附、物理吸附、USG、PSG、BPSG

答：

APCVD：

常压化学气相淀积；LPCVD:

低压化学气相淀积；PECVD：

等离子增强型化学气相淀积；黏附系数：

当原子或分子与衬底表面发生一次碰撞时，与表面形成化学键并被化学吸附的概率；USG：

未掺杂的硅玻璃；PSG：

磷掺杂硅玻璃；BPSG：

磷硼掺杂的氧化硅。

第十一章金属化工艺

1.90年代以前，哪些因素影响铜用于IC工艺

答：

器件尺寸；器件密度；化学机械研磨工艺；多重金属连线；

铝金属的电导率在金属中排第四,仅次于银、铜、金。

铝是这四种金属中唯一容易进行干法刻蚀形成很细金属连线的材料。

然而铜和二氧化硅的附着能力很差。

铜在硅和二氧化硅中的扩散速率很高，铜的扩散将引起严重的金属污染使元器件失效。

2.什么叫“结尖刺效应”，集成电路工艺中如何避免铝的结尖刺效应？

答：

硅可以溶解在铝中。

在源/漏区，铝金属会与硅直接接触，硅会溶入铝中，而铝会扩散进入硅内形成铝尖凸物。

铝的尖凸物可以穿透掺杂界面使源漏区，铝金属会与硅直接接触，铝的尖凸物可以穿透掺杂界面使源/漏与衬底形成短路，这将增加器件的漏电并引起可靠性问题，该效应称为结尖刺现象。

硅在铝中的饱和溶解度为1%，所以增加大约1%的硅到铝中可以使硅在铝中达到饱和而有效防止硅进一步溶解在铝中避免形成结尖刺。

400℃的热退火也会在铝硅界面形成合金，这样也可以预制铝硅相互扩散形成结尖刺现象。

3.什么叫“电迁移现象”，集成电路工艺中如何减小电迁移现象。

答：

铝金属是一种多晶态材料，包含了许多小的单晶态晶粒。

当电流通过铝线时，电流会持续不断碰撞晶粒。

一些较小的晶粒就开始移动，如在一条溪流底部的小石头一样，它们会在洪水的冲刷下被冲刷下来，该效应称为电迁移。

当少量百分比的铜与铝形成合金时，铝的电迁移率将显著增强，因为铜起了铝晶粒之间的黏着剂作用，并防止晶粒因为电子轰击而迁移，Al-Si-Cu合金就是利用了这个原理。

4.双重镶嵌铜互连技术的几个挑战及双镶嵌铜互连工艺流程

答：

挑战：

①高深宽比的金属层间接触孔需要点击一层铜阻挡层以防止铜扩散，这个阻挡层需要良好的侧壁和底层阶梯覆盖、优良的电介质附着层和低的接触电阻。

②高质量的铜薄膜淀积、低电阻率及无空洞高深宽比沟槽和金属层间接触窗孔填充。

③无缺陷的铜研磨和后CMP清洗技术。

工艺流程：

预淀积、清洗；PVDTa阻挡层、Cu籽晶层；ECD或CVD铜，铜热退火；Cu和TaCMP密封氧化物CVD；

5.钽在铜互连工艺中的作用【填空】

答：

①钽作为铜淀积前的阻挡层，可以防止铜扩散穿过氧化硅进入硅衬底损坏元器件。

②钽与钛、氮化钛阻挡层材料相比，是一种很好的阻挡层材料，一般利用溅镀工艺淀积

6.铝铜多层互连技术，最常用的四种金属：

Al,W,Ti,TiN;铜互连技术最常用的金属：

Cu,Ta或TaN【填空】

7.金属硅化物可以用于减小局部互连线电阻和接触孔电阻【填空】

8.IC工艺中氮化钛的3种应用【填空】

答：

IC工艺中氮化钛广泛应用于阻挡层、附着层以及抗反射涂层膜。

第十二章化学机械研磨工艺（CMP）

1.IC工艺中有哪些技术可以用于介质平坦化（5）

答：

加热流动技术；溅射回刻蚀技术；光刻胶回刻蚀技术；自旋涂敷氧化硅回刻蚀技术；电介质CMP技术；

电介质CMP工艺是20世纪80年代由IBM公司发展并作为电介质平坦化的一种技术。

2.CMP技术的优点（5）

答：

优点：

（1）CMP可以将晶圆表面平坦化，可以允许高解析度的光刻技术。

被平坦化的表面可以消除侧壁变薄引起金属导线高电阻和高迁移率问题，这种侧壁变薄与金属PVD工艺的阶梯覆盖有关。

（2）CMP平坦化不存在金属导线薄化问题。

（3）被平坦化的表面也可以减小为了消除由于电介质阶梯形成的厚光刻胶引起的过度曝光和显影的需求。

（4）平坦化的表面允许更均匀的薄膜淀积，减小过刻蚀所需的时间，并可以减小刻蚀技术中长时间过刻蚀有关的底切形成衬底损失。

（5）只需很少的过刻蚀。

3.对于铝铜互连，CMP工艺在IC制造中的两个主要运用：

（①STI、钨塞工艺中晶圆表面大量薄膜移除②电介质层平坦化）【填空】

第十三章半导体工艺整合

1.集成电路制造中的四种隔离技术【填空】

答：

整面全区覆盖氧化层、局部硅氧化（LOCOS）、浅槽隔离（STI）、P型掺杂结也可以用于形成相邻晶体管的电气隔离。

2.集成电路制造中使用哪两种方法来避免MOS管的源漏穿通效应：

（①中等能量低电流的抗穿通离子注入工艺②45°大倾角注入工艺）【填空】

3.CMOSIC工艺中的三种阱区形成工艺【填空】

答：

高能量、低电流的离子注入；加热退火/扩散工艺;自对准双阱工艺。

4.解释说明自对准栅工艺流程，为什么当图形化尺寸小到0.18um时，使用钴硅化物取代钛硅化物？

为什么当图形化尺寸小到65nm时，使用镍硅化物取代钴硅化物？

答1：

这种工艺用一个有源区光刻在场氧化层上开出刻蚀窗口定义晶体管区域。

流程：

晶圆清洗、栅极氧化层生长和多晶硅淀积后，栅极光刻定义出栅极和连线。

离子注入和加热退火后，晶体管就制造完成了。

对于闪存器件，广泛使用钴硅化物；对于CMOS逻辑器件，用于局部互连的硅化物通常为硅化钛（大于180nm）、钴硅化物（250nm-90nm）和镍硅化物（65nm及更小）。

答2：

低电阻的晶粒C-54相钛硅化物的尺寸约0.2um。

当栅的宽度小于这种晶粒尺寸时，钛硅化物就不能应用。

因此，开始在局部互连中使用钴硅化物。

钴硅化物具有低的电阻率，而且也可以通过自对准硅化物工艺形成。

TiSi2和CoSi2形成大约需要形成大约需要750℃的退火，这个温度对于特征尺寸为65nm或更小的器件来说太高，因此开始发展镍硅化物工艺并应用于CMOS集成电路制造中。

NiSi的退火温度约为450℃。

5.什么是LOCOS？

简介LOCOS工艺的工艺流程并说明LOCOS的主要缺点。

答：

局部硅氧化技术（LOCOS）从20世纪70年代起就一直应用于IC芯片生产中，其中的一个优点是二氧化硅是在沟道隔离注入后才生长的。

流程：

晶圆清洗→生长垫底氧化层（a）→CVD氮化硅→光刻→氮化硅→光刻1：

LOCOS→刻蚀氮化硅→去光刻胶→清洗→隔离注入，硼（b）→湿法氧化，形成LOCOS（c）→去氮化层和垫底氧化层（d）→清洗。

LOCOS工艺主要的缺点之一就是所谓的鸟嘴效应。

因为二氧化硅是等向性生长，从而使得在氮化硅层下形成侧面侵蚀。

加热氧化期间，鸟嘴由二氧化硅内部的等向性扩散形成。

6.什么是STI？

简介先进STI工艺流程（使用CMP工艺的那种）

答：

浅槽隔离（STI）

7.列出铜互连工艺流程，列出铝硅合金多层互连工艺流程，解释之间的区别？

答：

铜互连的技术是在介质表面刻蚀沟槽，然后铜淀积在沟槽中，随后通过铜CMP工艺去除晶圆表面大量的铜，只将铜线埋在介质层内。

通过使用这种镶嵌工艺，并不需要金属的刻蚀过程。

铝合金多层互连工艺步骤包括:

电介质CVD、电介质平坦化、电介质刻蚀、钨化学气相淀积、去除大量的钨、金属叠层、电介质平坦化、电介质刻蚀、钨化学气相淀积、去除大量的钨、金属叠层PVD以及金属刻蚀。

第十四章

1．20世纪90年代集成电路工艺中使用的18道光刻工艺中使用到的掩膜版。

【综合】

（MaskX共18个）

Mask1,n-well

MASK2，p-well

mask3,shallowtrenchisolation

Mask4,n-channelVtadjust

Mask5,p-channelVtAdjust

Mask6,gate&localinterconnection

Mask7,N-channelLDD

Mask8,P-channelLDD

Mask9,N-channelSource/Drain

Mask9,P-channelSource/Drain

Mask10,ContactHole

Mask11,Metal1Interconnect

Mask12,Via1

Mask13,Metal2Interconnect

Mask14,Via2

Mask15,Metal3i