80868088CPU引脚信号和工作模式.docx
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80868088CPU引脚信号和工作模式
第二节 8086/8088CPU引脚信号和工作模式
本节介绍8086管脚信号的定义。
8086是一个40管脚的器件，为了便于组成不同规模的系统，Intel公司为8086设计了两种工作模式。
在不同的工作模式下，管脚的定义不同。
学习管脚信号的定义，是为下一步总线操作时序和系统组成的学习打下基础。
8086的工作方式
1.两种工作方式
为了便于组成不同规模的系统，在8086芯片中设计了两种工作模式，即最小模式和最大模式。
2.如何设定工作方式
8086CPU的MN/MX＃（Minimum/MaximumModeControl）管脚，是最大最小模式控制信号（标号33），它决定了8086工作在哪种工作模式。
如果MN/MX＃接+5V，则CPU工作在最小模式；MN/MX＃接地，CPU工作在最大模式。
MN/MX＃管脚为信号输入管脚，在设计系统时，根据选择的工作模式，将该信号直接连接+5V或地。
8086CPU引脚的特点：
多数引脚采用复用、分时，因为40条引脚不够分配，只能使一部分引脚分时复用：
一条引脚当两条引脚使用。
8086管脚图见图4.2.1（图4.2.1同时给出了8088的管脚图），图中第24～31号管脚具有两种定义。
括弧中表示的是最大模式下的管脚定义。
首先我们介绍8086在最小模式下的管脚定义。
有一部分引脚的功能和CPU的工作方式有关：
在最小方式和最大方式下，这些引脚可能有不同的功能。
一、引脚信号与功能
1.数据总线D0～D15
16位（8088仅8位），双向传输，可分别使用其低8位或高8位，该总线与地址总线A0～A15共用CPU引脚形成复用总线AD0～AD15，地址、数据分时传送。
2.地址总线A0～A19
20位，单向，地址由CPU产生，用于寻址访问存储器单元或IO端口。
A0～A15与D0～D15复用，A16～A19与状态信号S3～S6复用（A16/S3～A19/S6）。
其中AD15～AD0地址／数据复用信号（标号2～16、39），双向，三态。
在总线周期的T1状态（地址周期）AD15～AD0上出现的是低16位的地址信号A15～A0；在T3状态（数据周期）AD15～AD0上出现的是数据信号D15～D0。
作为分时复用管脚，因为既做地址信号，又做数据信号，因此是双向信号。
在总线周期的T1状态AD15～AD0输出CPU所要访问的存储器或者I/O端口的地址；而在总线周期的T3状态，AD15～AD0上出现的是CPU和存储器或I/O端口交换的数据。
T2状态对于读周期和写周期来说AD15～AD0上的状态是不同的：
在是读周期，AD15～AD0要从CPU驱动（地址周期）切换为存储器或I/O端口驱动（数据周期），AD15～AD0管脚需要在一个状态周期内维持高阻状态，以便不同总线驱动源的切换。
如果是写周期，地址和数据信号都是由CPU驱动，所以CPU从T2开始便输出数据。
T2～T3都是数据周期。
A19/S6～A16/S3（Address/Status）：
地址／状态复用信号（标号35～38），输出。
在总线周期的T1状态（地址周期）A19/S6～A16/S3上出现的是地址的高4位。
在T2～T4状态，A19/S6～A16/S3上输出状态信息。
3.状态信号S3～S6
S6：
指示8086当前是否与总线相连。
S6＝0表示8086连在总线上。
S5：
表示中断允许标志状态。
S5＝1表示中断允许标志IF＝1（对可屏蔽中断请求起作用）。
S5＝0表示IF＝0，禁止可屏蔽中断。
S4和S3用来指出当前使用的段寄存器。
S4、S3代码组合对应的含义如表4.2.1所示：
表4.2.1
S4
S3
当前正在使用的段寄存器
0
0
ES
0
1
SS
1
0
CS或未使用任何段寄存器
1
1
DS
地址和状态信号也都是由CPU驱动，所以T1地址周期之后，紧接着的T2～T4是状态周期。
4.控制信号
与CPU工作模式无关的信号有：
BHE#、NMI、INTR、RD#、CLK、RESET、READY#、TEST#、MN/MX#、GND
最小模式下控制信号
⑴M/IO#（Memory/InputandOutput）：
存储器或者I/O控制信号（标号28），输出，三态。
M/IO#输出为高电平，指示CPU正在执行存储器访问指令，进行和存储器之间数据交互；如果为低电平，表示CPU正在执行I/O指令，进行和I/O接口之间数据传输。
为1时，CPU作存储器访问；为0时，CPU作端口访问。
⑵DT/R#（DataTransmit/Receive）：
数据驱动器数据流向控制信号（标号27），输出，三态。
在8086系统中，通常采用8286或8287作为数据总线的驱动器，用DT/R#信号来控制数据驱动器的数据传送方向。
当DT/R#＝1时，数据驱动器进行数据发送；DT/R#＝0时，数据驱动器进行数据接收。
用于控制双向数据总线收发器的驱动方向。
⑶BHE#/S7（O）：
为0时，总线高字节允许传送；为1时，总线高字节禁止传送。
BHE#控制对存储器按双字节输出时，高字节总线允许打开传送。
即只给一个字地址，输出两个字节。
S7备用。
⑷RD#（Read）：
读信号（标号32），输出，三态。
RD#信号有效，表示CPU执行一个对存储器或I/O端口的读操作，在一个读操作的总线周期中，RD#在T2～T3状态中有效，为低电平。
为0时，CPU作读操作。
⑸WR#（Write）：
写信号（标号29），输出，三态。
WR#信号有效，表示CPU执行一个对存储器或I/O端口写操作，在写操作总线周期中，WR#在T2～T3状态中有效，为低电平。
为0时，CPU作写操作；M/IO#，RD#，WR#组合成系统的存储器和端口的读写信号：
MEMR#，MEMW#，IOR#，IOW#。
高电平有效时，将地址存入外部地址锁存器。
通常用RD#以及WR#信号控制存储器或I/O的读出和写入端。
RD#和WR#指出CPU当前进行的是读还是写操作，它和M/IO#信号一起，指出当前进行的是存储器读、I/O读、存储器写、I/O写四种操作中的哪一种。
RD#和WR#信号除了在T2～T3状态中有效外，还在TW（等待）状态有效。
表4.2.2为对存储器或I/O的读／写操作选择。
表4.2.2
RD#
WR#
M/IO#
对应的操作
0
1
0
I/O写操作
0
1
1
存储器写操作
1
0
0
I/O读操作
1
0
1
存储器读操作
⑹DEN#（DataEnable）（O）：
数据使能信号（标号26），输出，三态，低电平有效。
用于数据总线驱动器的控制信号。
为0时，数据输出有效，与DT/R#配合，用于控制双向数据总线收发器的开与关。
CPU的信号线上，特别是地址、数据、控制线上，通常连接多个器件，也就是说，CPU的每根信号线要带多个负载，为增强其负载能力，通常在CPU的地址、数据、控制线上设计驱动器。
因地址信号采用8282地址锁存器锁存，其本身具有较强的负载能力，所以不再另加驱动器。
数据线驱动一般采用双向数据驱动器8286。
DEN#用作对数据驱动器的使能。
DEN#在存储器或I/O访问周期或中断响应周期都为低电平，即为有效电平。
如果是读周期或者中断响应周期，DEN#从T2状态中开始有效，一直到T4状态中结束；如果是写周期，则从T2状态的开始就是有效电平。
在DMA方式时，DEN#被置为高阻状态。
⑺ALE（AddressLatchEnable）（O）：
地址锁存使能信号（标号25），输出，高电平有效。
是用来作为地址锁存器的锁存控制信号。
8086的AD15～AD0是地址／数据复用信号，地址信息仅在T1状态有效，为了使地址信号在整个读写周期都有效，通常要用ALE把地址信号锁存在地址锁存器当中为1时，地址锁存允许，高电平有效时，控制将地址存入外部地址锁存器。
⑻NMI（Non-MaskableInterrupt）：
非屏蔽中断请求（标号17），输入，上升沿有效。
NMI不受中断允许标志的影响。
当CPU检测到NMI有一个正沿触发的信号以后，CPU执行完当前指令便响应中断类型号为2的非屏蔽中断请求。
为1时，（上升沿）产生不可屏蔽中断请求。
非屏蔽中断是不受中断允许标志IF的影响的，不能用软件进行屏蔽。
⑼INTR（InterruptRequest）：
可屏蔽中断请求（标号18），输入，高电平有效。
如果INTR信号有效，当CPU的中断允许标志IF＝1时，CPU结束当前指令后，响应INTR中断。
为1时，产生可屏蔽中断请求。
可屏蔽中断要根据中断允许标志的设置来判断CPU是否能响应中断请求。
当INTR信号有效，同时中断允许标志IF为1的时候，CPU才会响应中断去执行一个中断处理子程序。
需要注意的是，不论是非屏蔽中断还是可屏蔽中断，CPU都是在每条指令的最后一拍去采样中断请求信号的。
如果有中断请求，又符合中断响应条件，CPU将在执行完当前指令之后进入中断响应周期。
也就是说在指令执行中是不可以中断的。
NMI和INTR是8086/8088的两条硬件中断请求输入线。
⑽INTA#（InterruptRequestAsk）中断的响应信号，输出，为0时，CPU对INTR中断的响应。
本信号与INTR构成一对联络信号，INTR请求，INTA#是CPU对INTR请求的回答，为0时表示接受申请。
⑾TEST#（Test）：
测试信号（标号23），输入低电平有效。
TEST#信号和WAIT指令结合起来使用，在CPU执行WAIT指令时，CPU便一直处于空转状态，进行等待。
只有当8086检测到TEST#信号有效时，才结束等待状态，继续执行WAIT之后的指令。
为0时，结束CPU的等待状态。
⑿RESET复位信号（标号21），输入，高电平有效。
复位信号有效时，CPU结束当前操作并对标志寄存器FLAG、IP、DS、SS、ES及指令队列清零，并将CS设置为FFFFH。
当复位信号撤除时，（即电平由高变低时）CPU从FFFF0H开始执行程序。
这也是8086系统程序的起始地址，即开机后程序的起始位置。
一般的8086系统，将系统程序固化在ROM中，ROM的地址应包含FFFF0H。
⒀READY（Ready）：
准备好信号（标号22），输入，高电平有效。
为了CPU能和不同速度的存储器或I/O接口进行连接，设计了READY信号。
CPU在每个总线周期的T3状态对READY进行采样。
当READY信号有效时表示存储器或I/O准备好发送或接收数据。
CPU执行典型的总线周期，在4个T状态内完成总线操作。
如果存储器或I/O的速度较慢，不能与CPU的速度相匹配，可令READY为低。
CPU在T3采样到READY为低电平以后，便在T3之后插入Tw，延长读写周期，使CPU能和较慢速度的存储器或I/O接口相匹配。
为1时，被访问部件准备就绪；为0时，被访问部件未准备就绪。
⒁MN/MX#（Minimum/MaximumModeControl）：
最大最小模式控制信号（标号33），输入。
决定8086工作在哪种工作模式。
如果MN/MX#＝1（+5V），CPU工作在最小模式。
MN/MX#＝0（接地），CPU则工作在最大模式。
⒂HOLD（HoldRequest）：
总线保持请求（标号31），输入，高电平有效。
当系统当中除CPU之外的另一个总线主模块（如DMA）要求使用总线时，该总线主模块通过HOLD信号向CPU发出总线请求。
如果CPU允许让出总线，就在完成当前总线周期后，在T4状态通过HLDA管脚发出应答信号，响应总线的请求。
为1时，总线使用请求；为0时，总线回收请求。
⒃HLDA（HoldRequestAsk）总线保持响应信号，输出，高电平有效。
HLDA有效时表示CPU响应了其他总线主的总线请求，一旦HLDA有效，CPU的数据／地址控制信号变为高阻状态，而请求总线的总线主（DMA）获得了总线权。
为1时，总线使用请求的响应；为0时，总线回收请求的响应。
DMA即“直接存储器访问”。
在DMA方式下，外部设备利用专用的控制电路直接和存储器进行高速的数据传送，而不经过CPU。
这样，传输时就不必进行CPU执行程序过程中完成的地址增量、计数器减量，以及在中断方式下CPU保护现场、恢复现场之类的操作，大大提高了数据传送的速度。
在利用DMA方式进行数据传输时，DMA控制系统总线，因此在DMA开始工作之前，首先要向CPU发出申请总线的请求，令CPU让出总线。
这个请求是由DMA设置HOLD信号有效产生的。
HOLD和HLDA是一对联络信号，时序关系如图4.2.2所示。
二、最小工作模式
当8086的MN/MX#接到+5V时，8086就工作在最小工作模式。
最小工作模式一般用于组成基于8086CPU的最小系统。
在这种系统中，所有的总线控制信号都直接由8086产生，系统中的总线控制电路被减到最少。
这种系统的典型组成如图4.2.3所示：
系统中，有1片时钟发生器8284A，1片单向数据驱动器74LS244；3片地址锁存器8282；2片数据总线收发器8286。
时钟发生器8284产生满足8086CLK要求的占／空比1/3的时钟信号，还对复位信号RESET和准备好信号READY进行同步。
8282对8086的地址信号进行锁存。
8086有地址信号20位，AD19～AD0，一位高位数据线使能信号BHE#，它们都是与数据或状态分时复用的信号，共21位。
采用3片8282对地址信号进行锁存。
数据收发器8286作为双向数据驱动。
图4.2.3中的逻辑图表示了8086最小模式下的基本配置，从图中可以看出，系统的控制信号全部由CPU发出，与CPU连接的芯片分别为时钟控制器8284、信号驱动器74LS244、地址锁存器8282及数据驱动器8286。
除了地址信号外，数据高位使能BHE#信号（总线高字节有效）也是需要被锁存的。
注意，数据高位使能不是数据信号，而是数据高位选择信号，8086有16位数据信号线，CPU执行指令时，由BHE#信号指出高位数据线上当前数据是否有效，相当于地址选择信号。
又因为地址／数据状态总线是分时复用的，而BHE#和S7也是复用的，为了保证CPU对存储器和I/O端口的正常读／写操作，需要锁存器对BHE#信号进行锁存。
20位地址信号也是和数据、状态信号分时复用，BHE#信号加上20位地址AD19～AD0，共21位。
8282是八位与8086兼容的地址锁存器，因此，系统采用3片8282芯片分别对21位地址信号进行锁存。
在总线周期的T1状态，这21根线上是CPU发出的地址信息（包括BHE#），到T2或T3周期地址信号撤消切换为数据或状态信息。
因此必须将地址信号锁存，使它们的有效时间能覆盖数据有效的时间。
CPU在发地址的同时，地址锁存使能信号ALE有效，表示地址已经准备好。
利用ALE信号的下降沿将地址锁存在地址锁存器8282中。
1.系统地址与数据总线的形成
⑴地址锁存器。
如：
8282，74LS573等8位锁存器均可作地址锁存器。
图4.2.4是地址锁存器8282芯片的管脚功能和真值表。
8282有8位信号输入管脚DI7～DI0和8位三态信号输出管脚DO7～DO0；OE#为输出允许信号，低电平有效；STB是锁存信号。
下降沿有效。
系统地址总线的形成
系统需要独立的地址总线，并在整个总线周期维持地址有效。
需外加地址锁存器来存储地址，20位地址要三片锁存器。
锁存器由ALE信号来控制，即ALE作为锁存器的输入控制信号，控制地址的写入。
除地址外，BHE#信号也要存入外接的地址锁存器。
注意ALE是高电平有效，必须和锁存器的控制信号的电平相一致。
⑵地址总线形成。
图4.2.5是8282与8086的连接图。
将8086的20位地址和BHE#信号分为3组，和3片8282的DI7～DI0连接，CPU的地址锁存使能ALE与8282的STB端相连。
在ALE的下降沿时，对地址信号进行锁存。
也可以采用74系列器件373替代8282。
地址锁存器8282相当于8个D触发器。
从真值表可以看出，当OE#为高，DO7～DO0为高阻状态。
当OE#为低STB为高时，8282的输出等于输入，8282的输出信号DO7～DO0与输入信号DI7～DI0相等。
当STB由高变低，信号被锁存。
OE#为高电平时，8282的输出为高阻态，OE#为低，DO7～DO0有效。
具体细节可以参见图4.2.5的真值表。
以其中的第一个8282为例，不难看出，只要将8282的DI7～DI0与8086CPU的AD7～AD0相连，锁存号STB与CPU的ALE端相连。
就可实现地址锁存的功能。
而输出允许信号OE#为什么直接接地？
因为OE#直接接地表示输出允许地址信号一直有效（无高阻态），在不带DMA的单处理器系统中，完全可以这样处理。
与此类似，第二、第三个锁存器的连接基本相同。
地址A与数据D的复用（片）总线信号作为锁存器的输入，由ALE控制输入，输出为直通方式，锁存器输出为地址信号。
ALE信号仅在新地址输出期间有效，使新地址输入锁存器，从而从复用总线上分离出地址信号；由于锁存器输出为直通方式，使地址信号期延长到整个总线周期。
⑶总线收发器。
当数据线负载大于CPU数据线扇出能力时，需要在CPU数据线上连接数据驱动器。
在Intel系列芯片中，数据收发器为8位的8286，8286的逻辑结构及其与8086的连接见图4.2.7和图4.2.8。
8286具有两组对称的数据引线A7～A0和B7～B0，为双向的输入／输出线，三态。
OE#是输出允许信号，输入，低电平有效。
当OE#为高电平时，A7～A0和B7～B0输出高阻。
T端则控制数据传送方向，T=1，表示数据从A流向B，T=0，表示数据从B流向A。
因此，只需将8086的数据线连接8286的A组端口，8086的数据使能连接8286的OE#，8086的数据发送／接收控制DT/R#连接8286的数据传送方向控制端T，便实现了8086和数据驱动器的连接。
同样，也可以采用通用器件，双向数据驱动器74LS245替代8286。
一般将具有数据发送器和接收器驱动器简称为数据收发器，典型的数据收发器为8286。
8286具有两组对称的双向数据引线A7～A0和B7～B0，它们既可做输入又可做输出，作为输出时具有三态功能。
也就是说，可以安排数据从A7～A0输入，从B7～B0输出；也可以安排数据从B7～B0输入，从A7～A0输出。
传送方向控制端T控制数据流向，T=1，数据从A7～A0流向B7～B0；T=0，数据从B7～B0流向A7～A0。
如果将8086的数据驱动器有时也称作总线驱动器。
至于CPU数据线和存储器、I/O芯片的扇入／扇出能力，可查阅有关数据手册。
由于8286是8位的，而8086的总线是16位，因此要用2片8286。
⑷数据总线形成。
从8286的逻辑图可以看出，8286数据驱动器（除外控制电路）、数据引线Ai/Bi是对称的，由于在收发器中数据是双向传输的，因此数据线Ai和Bi仅仅表示了数据的流向，在数据传送方向控制端T的作用下，T=1，表示数据从A流向B，T=0，表示数据从B流向A。
OE#是输出允许信号，或称三态控制信号，低电平有效。
了解了8286的结构以后，我们就容易理解8286如何与8086连接了。
图4.2.7中，A到B表示数据从CPU传送到系统其他设备，是数据写的数据流向，B到A是数据从系统的其他设备传送到CPU，是数据读的数据流向。
而CPU的数据发送／接收控制DT/R#=1时，正好是数据发送（写）状态，DT/R#=0时，是数据接收（读）状态，所以可以将DT/R#直接和8286的T相连。
8286的输出使能OE#端则必须由CPU的DEN#控制。
在前面我们已经提到了，在CPU的存储器访问周期、I/O访问周期以及中断响应周期DEN#输出低电平，即输出有效信号。
使能8286允许数据通过，完成数据的传输。
8286不能象8282那样，将OE#直接接地。
如图4.2.9所示：
当G=0时，由DIR决定数据驱动的方向；当G=1时总线高阻。
由DEN信号打开收发器，由DT/R#信号选择收发器的驱动方向
⑸系统控制信号的形成。
注意在最小方式下，由M/IO#、RD#、WR#的组合来决定进行什么操作（如表4.2.3）；系统的其它信号直接来自CPU：
表4.2.3
M/IO#
RD#
WR#
操作
1
0
1
读存储器
1
1
0
写存储器
0
0
1
读外设
0
1
0
写外设
2.16位存储器组织
我们讨论了从逻辑地址到物理地址的计算过程，那么8086存储器的物理组织又是怎样实现的呢？
图4.2.12表示了8086地址空间的物理实现。
8086具有16位数据线，包含2个字节，系统将1M字节存储器分为2个存储体，每个存储体包含512个字节，分别对应数据总线的高位字节和低位字节。
连接低8位数据线的是偶地址存储体，连接高8位数据线的是奇地址存储体。
它们分别由A0（为0）和BHE#来选择。
因此，A0通常不参加存储器片内地址译码，而是和BHE#一起直接用做存储体的选择信号。
⑴8位存储器组织。
如图4.2.13所示，存储器单元的位数与数据总线位数一致，由地址A19～A0选取存储单元，数据通过同宽度的数据总线进出。
⑵16位存储器组织。
在存储器中，操作数可以是一个字节，也可以是一个字。
如果是字操作数，那么低位字节放在较低的地址单元，高位字节存放在较高的地址单元。
但是，他们的起始地址既可以是偶地址也可以是奇地址，对奇、偶地址的字访问时A0和BHE#的不同状态。
8086系统将1M字节的内存空间分为2部分，每个部分包含512K个字节，分别对应16位数据总线的高8位字节和低8位字节。
连接低8位数据线的为偶地址存储体，连接高8位数据线的为奇地址存储体。
它们分别由A0（为0）和BHE#来选择。
因此，A0通常不参加存储器片内地址译码，而是和BHE#一起直接用做存储体的选择信号。
这种组织存储器的思想同样体现在具有32位数据总线的80386、80486系统和具有64位数据总线的Pentium系统当中。
80386系统将内存储器分为4个存储体，分别由BH0#、BH1#、BH2#、BH3#来选择，Pentium处理机将内存储器分为8个存储体，分别由BH0#～BH7#来选择。
①字节与字地址。
存储器分为奇、偶存储体，地址：
去除最低位地址A0，偶数地址与其后的奇地址相同。
0000000000H
0000000101H
0000001002H
0000001103H
0000010004H
0000010105H
0000011006H
0000011107H
字节地址：
所有的地址位参与选址，可选取任一字节单元。
字地址：
所有的地址位（除最低位——A0——地址）参与选址，可选取任一字单元。
②字节与字单元的选择信号，如表4.2.4所示。
表4.2.4
BHE
A0
操作
启用的总线位数
1
0
访问偶址字节单元
D0～D7
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