PLL锁相环的ADS仿真.pdf

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PLL锁相环的锁相环的ADS仿真仿真电子民工电子民工QQ：

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说说明明这是本人的一点学习总结，希望对初学锁相环这是本人的一点学习总结，希望对初学锁相环/合成器的学弟学妹们有用。

锁相环技术是基于反馈理论的，因此学习锁相环合成器的学弟学妹们有用。

锁相环技术是基于反馈理论的，因此学习锁相环/合成器最好先学习自动控制。

合成器最好先学习自动控制。

本人只是应用工程师，不是做理论的，理论知识比较欠缺，所以有不对的地方请大家指正本人只是应用工程师，不是做理论的，理论知识比较欠缺，所以有不对的地方请大家指正最后希望大家尊重知识，请不要用于商业用途。

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2009年年2月月上海上海电子民工电子民工QQ：

47086388锁相环基础锁相环基础在通信系统中产生可变的本振信号（LO）的方法有以下几种：

倍频/混频、直接数字频率合成（DDS）和锁相环技术（PLL）。

其中倍频/混频方法杂散较大，谐波难以抑制；DDS器件工作频率较低且功耗较大，而PLL技术相对来说具有应用方便灵活与频率范围宽等优点，是现阶段主流的频率合成技术。

目前生产PLL芯片的知名厂商有：

模拟器件公司（ADI）、美国国家半导体公司（NS）、德州仪器（TI）等。

他们的代表型号分别有ADF4111（ADI）、LMX2346（NS）、TRF3750（TI）。

1.基本工作原理基本工作原理锁相环包括四个基本模块：

压控振荡器（VCO）、鉴相器（PD）、分频器（Div）和环路滤波器（LPF），如下图图1锁相环基本框图压控振荡器压控振荡器（VCO）：

产生射频信号。

其输出频率受到控制电压的影响，大多数VCO的输出频率随控制电压升高而升高，即具有正斜率；分频器分频器（Div）：

对VCO的输出频率进行分频，使频率降下来以便于处理；鉴相器鉴相器（PD）：

对输入的参考频率（相位）fref和分频后的fbak进行比较，根据频率（相位）之差产生对应的输出电压；低通滤波器低通滤波器（LPF）：

对鉴相器输出的电压进行滤波，为VCO提供干净的控制电压，同时为系统提供一定的稳定裕量，该低通滤波器也称为环路滤波器环路滤波器。

PLL是一个频率/相位的自动控制系统：

假如fout偏离期望的频率，则fbak会与fref产生一定的频差，此时鉴相器会根据该频差输出对应的控制电压去迫使fout回到期望的频率；当fref变化时，鉴相器的两个输入频率会产生一定的频差，接着鉴相器输出电压会随频差的大小而改变，迫使fout变化到对应的频率，以保证fbak与fref相等。

也就是说，我们可以通过改变fref使fout变化到我们希望的频率，同时fout还能够自动跟踪fref的变化，这个特点使PLL能够用作频率合成器和调制/解调器。

2.锁相环性能参数锁相环性能参数锁相环系统有以下几个较为重要的技术指标：

频率准确度：

实际输出频率fout与标称输出频率fo之差，一般由分频数N与参考源fref决定；频率稳定度：

在一定时间间隔内，频率的相对变化程度（f-fo）/fo，单位一般为ppm（10-6）或ppb（10-9），该指标一般由参考源fref决定；频率精度：

相邻两个输出频率的最小间隔，对于整数分频，其频率精度等于fref；对于小数分频，其频率精度可为任意小；博客：

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47086388频率范围：

锁相环系统输出频率的范围，该指标由VCO频率范围和锁相环芯片内的分频器共同决定；换频时间：

锁相环系统输出信号从一个频率切换到另一个频率时，其输出从突变到重新进入稳定状态所用的时间，该指标由系统阻尼系数和环路带宽决定；频谱纯度：

该指标由输出信号的相位噪声和杂散来衡量，带内相位噪声主要由参考源、鉴相器和电荷泵决定，带外相位噪声主要由VCO决定。

我们使用的锁相环芯片的鉴相器输出通常是基于电荷泵结构的，因此下面均以电荷泵锁相环为例进行讲解。

对于基于电荷泵结构的锁相环，其锁定或接近锁定时可近似等效为一个线性的反馈系统，其系统框图如下：

Z（s）KdKv/s低通滤波器LPF鉴相器PD压控振荡器VCO1/N分频器Div-+ioeucb图2电荷泵锁相环的系统框图其中

（1）Kd是鉴相器与电荷泵的鉴相增益，2cpdIK=，Icp为电荷泵的充放电电流；

（2）Z（s）是环路滤波器的传输函数；（3）Kv是VCO的压控增益，单位是弧度/伏；因为VCO是一个积分环节，所以它的传输函数分母中含有一个积分算子s；（4）N是环路的分频比，即b=o/N（fbak=fout/N）；因此锁相环的开环传递函数为：

1（）（）（）bvdkdiKKKGsKZsZssNNsv=iii

（1）闭环传递函数为：

（）（）（）1（）（dvkd）vNKKZsGssGsNsKKZs=+

（2）典型的锁相环开环传递函数伯德图为：

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470863880-90-180f（Gk）/（）L（Gk）/（dB）0/（rad/s）/（rad/s）20logK-20dB/deccg相位裕度幅值裕度-40dB/dec-20dB/dec图3锁相环开环传递函数的伯德图图中，c为环路增益降为0dB时的频率，即通常所说的环路带宽环路带宽。

幅值裕度幅值裕度和相位裕度相位裕度是描述系统稳定程度的两个关键参数，定义如下：

（）kgLG=幅值裕度（3）180（）c=+相位裕度=（4）其中，L（Gk）=20logGk。

工程中，系统的幅值裕度一般会设计为6dB，即系统开环增益再变大2倍也不会到达不稳定状态。

而相位裕度一般要求为3060，通常取45。

若相位裕度加大，系统响应的过渡过程会变长。

3.环路滤波器的计算环路滤波器的计算在实际的工程应用中，分频器、鉴相器与电荷泵这三部分都已经被封装于锁相环IC里，工程师所需要做的基本上只是根据系统要求计算出合适的环路滤波器并调试。

下面以2阶无源环路滤波器（图4）为例来讲解各元件值的求解过程，因计算过程较为繁琐，这里只给出求解方法，并不进行实际的运算。

该滤波器的传输函数为222212121（）（）RCsZsRCCsCCs+=+（5）则锁相环系统的开环传递函数为2222121212

（1）（）（）（1dvkKKRCsGsRCC）NCCssCC+=+（6）博客：

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47086388C1C2R2Z（s）Icpuc图42阶无源环路滤波器令212112RCCTCC=+,，把上式的s换成j，则有22TRC=22211

（1）1（）

（1）2dvkKKjTTGjNCjTT+=+i（7）从上式可看出系统的相位函数为：

21（）arctanarctankGjTT=（8）为了保证环路的稳定，通常我们期望在开环增益降为0dB（=c）时系统具有最大相位裕度（取45），即该点是相位曲线的拐点，因此可得（）45kcGj=+=?

（9）（）0|kcdGjd=（10）根据定义，开环增益在c处降为0dB，即（）1kcG=（11）由上面三个式子（9）、（10）和（11）即可算出环路滤波器各个元器件的值。

由于环路滤波器的计算过于复杂，一般不会采用手工计算，通常我们会借助各种仿真软件来求解。

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47086388锁相环实例与仿真锁相环实例与仿真本节使用ADI公司的锁相环芯片ADF4111作为例子来讲解。

该芯片为整数分频芯片，其数据手册读者可到以下网址下载：

http:

/的功能框图：

图5ADF4111功能框图以下是ADF4111的一些性能参数，详见数据手册：

RFINA为射频信号输入口，其信号来自VCO，该端口能接受的输入频率范围是80MHz1200MHz，3V供电时输入信号的幅度范围-15dBm0dBm；REFIN为参考信号输入口，其信号来自参考源（如TCXO），该端口能接受的输入频率范围是5MHz104MHz，输入幅度要求至少为-5dBm；鉴相器能接受的最大的输入频率为55MHz，因此需要确保分频后fref和fbak不超过该值；电荷泵电流Icp可通过写寄存器控制，一共有8档，其范围由外部电阻Rset决定；下面以一实际案例来讲解如何利用ADS计算合适的环路滤波器并估算其锁定时间和相位噪声。

设一窄带项目采用PLL芯片为ADF4111，各个系统模块的参数如下：

VCO输出频率：

900MHz10MHz；VCO压控增益：

12MHz/V；VCO相位噪声：

-30dBc/Hz10Hz，-80dBc/Hz1kHz，-120dBc/Hz100kHz，噪底为-140dBc/Hz；参考源频率：

10MHz；参考源相位噪声：

-90dBc/Hz10Hz，-130dBc/Hz1kHz，-145dBc/Hz100kHz，噪底为-150dBc/Hz；系统频率间隔：

200kHz；由于ADF4111是整数分频芯片，因此鉴相频率应选为系统频率间隔，即200kHz，则参博客：

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47086388考分频器的分频比应设置为50，射频分频器的分频比应设置为450050；芯片的电荷泵电流我们选取典型值5mA。

我们的设计目标设计目标是：

采用无源3阶环路滤波器，系统环路带宽为c=10kHz（环路带宽通常设置为鉴相频率fref的1/20左右），相位裕度为=4550。

1.计算环路滤波器计算环路滤波器启动ADS，新建工程：

ADS_PLL_prj。

接着我们在弹出的原理图的菜单栏中选择DesignGuidePLLSelectPLLConfiguration，这时会弹出选项卡，根据我们的设计依次选择如下：

频率合成器图6查看环路频率响应图7博客：

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47086388ADF4111的鉴相器基于电荷泵结构图8采用无源3阶环路滤波器，此时系统为4阶系统图9选择完毕后，点击OK进行确认，系统会根据这些选项自动为我们生成如下的仿真原理图模板：

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47086388图10PLL环路响应仿真模板原理图分为5个部分，其中：

1.用于仿真系统闭环特性；2.变量设置区，用于设置环路各个参数；3.用于仿真系统开环特性；4.用于仿真环路滤波器频率响应，求得的Filt_out被用作计算的中间值；5.仿真所需的仿真器、优化器、优化目标及公式编辑器。

我们先来看第1部分：

图11鉴相增益、滤波器器件值、VCO压控增益和分频值等各模块的参数都被设置成变量，统一放在第2部分的变量设置区内进行设置。

信号源不需要设置。

第3和第4部分情况与第1部分类似，我们不需要做任何改动。

第2部分是环路参数配置区，我们需要根据实际的系统参数和设计目标做一些改动。

改动后如下图所示：

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47086388图12变量列表VAR1内是环路各模块的参数，Kv是VCO压控增益，需要改为12MHz；Id是电荷泵电流，需改为0.005，即5mA；N0是射频分频器的分频数，需改为4500（这里一般取实际分频数的中间值）。

变量列表VAR3内是设计目标参数，UnityGainFreq是期望的环路带宽，需设置为10kHz；Min_Phase_Margin和Max_Phase_Margin是期望的最小与最大相位裕度，我们把最大值改为50_deg；SpurFreq和CL_SpurAtten是杂散频率和杂散频率处的衰减值，一般不需要改动，保留原值即可。

变量列表VAR2内是环路滤波器器件值。

这些器件值将通过ADS的自动优化计算出来，因此我们需要对这些器件变量设置初始值和优化范围。

双击VAR2的图标，弹出变量设置窗口，我们更改如下（注意单位的大小写）：

图13接下来我们看第5部分，如图14所示。

这里有3个交流仿真器、1个优化器、3个优化目标、2个公式编辑器和1个扫描计划。

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47086388图14扫描计划扫描计划（SWEEPPLAN）：

这里可以设定扫描的范围，这里我们不需要做任何改动；交流仿真器交流仿真器（AC）：

用于设定该原理图采用小信号交流仿真（ACSmall-SignalSimulation）。

其中，AC1设置为单频点仿真，频率为环路带宽的值，可以写10kHz，也可以写UnityGainFreq；AC3也设置为单频点仿真，频率为之前所设定的SpurFreq，即1MHz；AC2设置为使用扫描计划SwpPlan1，扫描变量（SweepVar）为freq；图15AC1与AC3的设置图16AC2的设置公式编辑器公式编辑器（MeasEqn）：

我们可以在这里编辑一些运算关系。

如图17所示，我们指定OLgain为系统的开环增益，Phase_OL为开环输出的相位，Phase_Margin为相位裕度。

把每条关系式的显示选项博客：

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47086388都选中，让所有关系式都显示在原理图上，以方便查看。

图17公式编辑器meas1优化器优化器（OPTM）：

优化器用于设定优化算法的类型。

自动生成的原理图模板内，优化算法类型为Random（随机类型），其效果不理想，我们把优化算法类型改成Hybrid（混合类型），停止次数改成1000，如下图所示：

图18优化器设置优化目标优化目标（GOAL）：

我们在这里可以把优化目标设置成我们期望的设计目标。

OptimGoal1优化参量设置为OLgain，即开环增益，优化设置如下图19优化目标OptimGoal1设置以上优化设置表示，该优化目标使用AC1所指定的频率范围（单频点UnityGainFreq），即之前设定的环路带宽10kHz处，系统的开环增益应满足0.999OLgain1.001，差不多是0dB。

OptimGoal2设置如图20所示，表示在指定的环路带宽10kHz处，系统的相位裕度应满足45Phase_Margin50。

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47086388图20优化目标OptimGoal2设置OptimGoal3是杂散抑制的优化设置，其配置如下：

图21优化目标OptimGoal3设置到这里，我们就完成了原理图各个模块参数的设置。

但是实际上通过ADS提供的这个PLL仿真模板计算出来的元器件值是无法使用的。

因为得到的相位裕量虽然在10kHz处满足了我们限定的条件，但是相位裕度并不是在10kHz处达到最大，极有可能造成系统的不稳定。

所以我们还需添加限定条件，使相位裕度在10kHz处达到最大。

接下来我们先添加一个AC仿真器AC4，其设置如下：

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47086388图22仿真器AC4设置然后我们添加两个优化目标，具体配置如下图所示。

因为仿真器AC4的频率范围是9kHz11kHz，仿真频率间隔是500Hz，所以仿真的频点数是5个，那么第2个频点就是10kHz（ADS的编号是以0代表第一个）。

则Phase_Margin1、Phase_Margin2和Phase_Margin3就分别代表系统在9.5kHz、10kHz和10.5kHz处的相位裕度。

通过添加这两个优化目标，我们可以保证系统的相位裕度在10kHz处达到最大值。

图23额外添加的优化目标配置好后，接下来我们就可以仿真了。

点击按钮，进行仿真。

仿真完成后，系统博客：

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47086388会自动弹出数据显示窗口，如下所示：

图24PLL环路响应仿真结果与环路滤波器器件值我们得到的仿真结果是：

Clpf1Clpf2Rlpf1Clpf3Rlpf2100.0pF8.378nF4.852k233.5pF20.02k环路带宽环路带宽相位裕度相位裕度10kHz47.469表1PLL环路响应仿真结果由自动优化计算得到的元器件值不是实际使用的标称值，我们可以选择最接近仿真值的标称值作为我们的实际使用值。

假如得到的器件值太小、太大或计算无解，可返回原理图重新设定器件值的范围，然后再次仿真。

以上就是利用ADS求解环路滤波器元件值的过程，下面介绍如何用ADS来查看环路的锁定时间。

2.查看查看PLL锁定时间锁定时间首先在上面的工程中新建一个原理图，然后在原理图的菜单栏中选择DesignGuidePLLSelectPLLConfiguration，在弹出的选项卡内我们依次选择如下：

频率合成器图25博客：

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选择完毕点击“OK”键进行确认，随后系统会根据这些选择自动为我们生成一个仿真原理图26图27图28图，如下所示：

采用无源3阶环路滤波器，此时系统为4阶系统ADF4111的鉴相器基于电荷泵结构查看环路时域瞬态响应电子民工电子民工QQ：

47086388图29PLL锁定时间仿真模板原理图主要分为3部分。

第1部分是PLL环路参数的设置区，第2部分是系统仿真框图，第3部分是仿真器。

我们先来看第2部分系统框图，如图29所示。

这里PLL环路被简化成3个模块，环路滤波器、鉴相器+电荷泵（PFD3）以及带分频器的VCO（VCO2）。

VCO2：

内部带有分频器，分频比受阶梯电压源SRC4控制。

因为我们只查看单一频点的锁定时间，所以可以把SRC4旁路掉，或者把其阶梯跳跃电压N_Step配置成0V。

PFD3：

其输入一端来自VCO2，一端来自信号源SRC6（时域、直流）。

该鉴相器只需要输入信号的频率信息。

信号源SRC6的电压值被设置成变量，由变量VAR9内的关系式决定，它的频率是Fref，即200kHz。

我们也可用一个交流信号源来替代。

滤波器滤波器：

其各个元器件值统一在变量VAR1中填写。

接下来我们看第1部分参数设置区，如图30所示。

VAR1：

这里的变量是环路滤波器器件值，我们把前面仿真得到的数据（表1）填入。

VAR2：

Freq_0是VCO起始频率，即VCO调谐端的控制电压为0V时的输出频率。

由于我们使用的频率是90010MHz，因此我们把该值设成880MHz（只要比890MHz小就可以）。

VAR3：

N_Step是SRC4的跳跃电压，配置为0；Fref是鉴相频率，我们改为200kHz；Vmax和Delay_Time不需要作改动；Step_Time是包络仿真器Env1的仿真步长，我们设置成1/（10*Fref），即鉴相周期的十分之一；Stop_Time是包络仿真器Env1的仿真结束时间，我们改成100/Fref，即100个鉴相周期，如果该值设置太短有可能会观察不到锁定时间。

VAR5：

这里的C_vco和R_vco分别是VCO2的输入电容和输入电阻，保留原值即可。

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47086388VAR6：

Kv是VCO2的压控增益，根据前面的定义改为12MHz；Id是电荷泵电流，改为5mA；N0是分频比，改成4500。

最终的参数配置如下：

图30第3部分包络仿真器Env1不需要做任何改动。

到这里我们就配置完所有参数，可以进行仿真了。

点击进行仿真，仿真完成后系统自动弹出数据显示窗口，如下图。

图31锁定时间仿真结果博客：

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47086388加入Mark点可以看到，这个设计的锁定时间约为257.5us。

3.估算相位噪声估算相位噪声在前面的工程中新建一个原理图，然后在原理图的菜单栏中选择DesignGuidePLLSelectPLLConfiguration。

之后会弹出选项卡，选项卡的选择和前面基本一样，不同的是在Simulation标签页选择第2项，如下图：

查看环路相位噪声图32选择完毕点击“OK”键进行确认，随后系统会根据这些选择自动为我们生成一个相位噪声仿真模板，如下所示：

图33相位噪声仿真模板仿真原理图分为3个部分，第1部分是变量设置区，第2部分是PLL环路模型，第3部分是仿真器。

我们首先根据前面的仿真结果，修改变量设置区内的各个参数，修改后如下图：

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47086388图34接下来我们需要设置PLL环路模型中各个模块的参数。

我们先根据本设计所使用的参考源与VCO的实际性能，修改对应模块的参数，如图35和图36：

图35图36一般情况下我们是无法取得芯片内RefDiv（参考分频器）、Charge_Pump（电荷泵）、LoopDiv（主分频器）等模块的具体参数的。

不过仿真模板内这些模块的默认值接近业内PLL芯片相关模块的实际值，我们不做修改也可以较为准确的估算环路的相位噪声。

这里我们把RefDiv和LoopDiv做一些修改，如图37和图38：

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47086388图37图38这样PLL环路模型部分我们就设置完了。

需要注意的是，Ref、RefDiv、VCO和LoopDiv等模块还有下层原理图，我们可以点击工具栏上的进行查看，在仿真结果显示窗口中我们将会用到各个内层原理图的节点。

第3部分的仿真器我们不需要做任何改动，只需确认计算噪声的选项被选中。

双击仿真器AC1，点击Noise标签页，确认Calculatenoise项以及各个噪声节点被选中，如下图所示。

这样系统会自动为我们计算各个节点的噪声。

其中，VCO.VCO_FR节点在VCO模块的下层原理图中，该节点用于计算VCO自由振荡时的相位噪声。

图39AC1的设置完成这些设置后我们就可以开始仿真了。

点击进行仿真，仿真完毕后系统自动弹出数据显示窗口，如下图：

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47086388图40相位噪声仿真结果从图中曲线我们可以看到，在环路带宽之内，PLL输出信号的相位噪声主要由参考源、鉴相器（电荷泵）和分频器决定；而在环路带宽之外，相位噪声主要由VCO决定。

也可以这么说：

PLL环路对参考源、鉴相器（电荷泵）和分频器的相位噪声呈低通特性，而对VCO本身的相位噪声呈高通特性。

由此可见，参考源、鉴相器（电荷泵）和分频器处的低频干扰很容易耦合到输出信号上，在实际应用中需要注意这一点。

本设计的输出信号相位噪声约为-82dBc/Hz10kHz。

本仿真的数据显示窗口有2页，我们点击工具栏上的，切换到第2页。

我们可以看到一些数据的计算都被放到这里来了，如下图所示。

这些算式右边的变量是各个节点的噪声，包括各模块的内层原理图的相关节点。

假如想了解算式中一些多维变量代表什么，我们可以使用what（）函数来查看。

例如下图圈中的变量VCOout.