华为硬件信号质量与时序测试指导书Word下载.docx
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4.5.1主从时钟间时序 12
4.5.1.1测试内容 12
4.5.1.2测试方法与注意事项 12
4.5.2时钟与码流间的时序 12
4.5.2.1测试内容 12
4.5.2.2测试方法与注意事项 12
4.5.3外围器件的CPU接口时序 12
4.5.3.1测试内容 12
4.5.3.2测试方法与注意事项 13
4.5.4三态总线时序 13
4.5.4.1测试内容 13
4.5.4.2测试方法与注意事项 13
4.5.5其他电路时序测试 13
4.5.5.1测试内容 13
4.5.5.2测试方法与注意事项 14
5附录1 15
5.1标准信号参数 15
5.2部分信号质量测试标准 15
5.3时钟信号要求 15
5.4测试点的选择 16
5.5TEK数字示波器电压探头的选用及使用注意事项 17
5.5.1电压探头类型 17
5.5.2使用探头时注意事项 17
5.6电流探头TCP202使用 17
5.6.1概述 17
5.6.2校准 18
5.6.3测量 18
5.7示波器的使用和选择 18
5.8示波器和探头带宽对测试信号边沿的影响 19
5.9测试探头的地回路对测试信号的影响 20
5.10高速差分眼图测试方法 21
5.1常用信号的标准转换电平 23
6硬件信号质量测试案例 24
6.1驱动器电源噪声串扰导致数据线毛刺 24
6.1.1问题与现象 24
6.1.2原因分析及解决 24
6.1.3建议 25
6.2过冲和毛刺使FLASH芯片工作异常、损坏率高 25
6.2.1问题与现象 26
6.2.2原因分析及解决 26
6.2.3建议 26
6.3信号质量测试要考虑配置的遍历 26
6.3.1问题与现象 26
6.3.2原因分析及解决 26
6.3.3建议 26
7时序测试案例 26
7.1信号时序紧张，造成误码严重 26
7.1.1问题与现象 26
7.1.2原因分析及解决 27
7.1.3建议 27
关键词：
信号质量测试信号时序测试硬件单元测试示波器逻辑分析仪测试方法信号完整性分析
摘要：
本文以“信号完整性分析”为理论依据，从信号质量和时序的测试方法、测试内容、测试活动中的注意事项及相关测试仪器使用方法与技巧等方面入手，全面指导单板硬件信号质量测试与时序测试活动。
最后在附录中给出了本文用到的“信号完整性分析”部分理论，同时对示波器和探头对测试信号的影响及关键电平的输入、输出阈值范围也进行简单的叙述。
1目的
本文通过对单板硬件信号质量测试、时序测试活动中测试方法、测试内容、测试技巧等方面的总结，全面指导单板硬件单元测试工作，并且通过硬件单元测试工作暴露单板硬件的设计缺陷，达到提高单板硬件稳定性和可靠性的目的。
2范围
本规范适用于单板硬件信号质量测试活动、信号时序测试活动，同时对单板硬件单元测试也能起到全面的指导作用。
3信号质量测试
3.1高速信号的定义
高速数字信号并不取决于其频率高低，而是取决于信号跳变时间与传输时延的比例。
一般来说，上升时间小于4倍信号传输延迟的信号就可视为高速信号（一般，我司单板传输时延约为5.73ns/m）。
3.2信号质量测试概述
“单板硬件信号质量测试”是在单板硬件调试完成后，对单板硬件设计质量进行全面评估的活动。
测试范围包括：
重要专用芯片的输入/输出信号、时钟产生与合成电路的输入参考源信号、输出时钟信号、时钟反馈信号、复位电路输入/输出信号、主备倒换信号及有关控制信号等。
测试项目包括：
信号上升/下降时间、电平特性参数等项目，发现诸如：
反射、串扰、过冲、振铃、地弹、毛刺等问题，最后通过运用“信号完整性分析”等原理进行分析，达到消除和改进缺陷，实现单板稳定的目的。
3.3信号质量测试条件
单板硬件信号质量测试启动必须满足以下条件：
单板上电开工正常；
单板供电电压正常：
电源波动小于±
3％；
单板被测试模块工作正常；
单板工作温度条件：
室温（20～27℃）；
测试者一定要保证单板的上述条件成立，以保证测试结果的重复性、准确性和有效性。
3.4信号质量测试应覆盖范围
1.测试应覆盖各个功能块：
A.接口电路（含外接口，如E1口、光/电接口、时钟接口等）；
B.逻辑芯片（EPLD/FPGA）；
C.微处理器单元；
D.双端口RAM；
E.专用芯片；
F.时钟产生与合成电路；
G.复位电路；
H.电源变换模块；
2.在单板侧对接口电路的所有输入信号进行测量（指从母板输入的信号），测试点应在匹配之后，靠近芯片的输入端；
3.组合逻辑电路输入、输出的重要逻辑控制信号；
4.微处理器单元电路：
A.读/写信号；
B.地址/数据信号；
C.片选信号；
D.输入时钟信号；
E.中断控制信号；
F.其它控制信号；
5.专用芯片的各类重要输入信号；
6.时钟产生与合成电路：
A.输入参考源信号；
B.输出时钟信号；
C.时钟反馈信号；
D.相差测试。
7.复位电路输入输出的复位信号；
8.其他信号；
注：
由于同一个信号在不同的拓朴点上，其信号质量差异很大，故一般要求所有输入点的信号质量必须进行测试。
测试者要从原理图中按照上述的要求，提取出应测试信号，按照4.3.1~4.3.8的信号类型分类，整理出单板所有被测信号的测试指标。
通常情况下可从器件的输入信号入手确定被测试信号。
3.5信号质量测试注意事项
1.高速信号的测试要选用1G带宽示波器并配有源探头，测试中注意：
多个探头不能共用同一地线，多个探头本体连线之间要保持一定的距离，不能并排在一起，也不能绞在一起；
2.在测试的过程中可以通过单板的各种自环测试、器件频繁的读写操作、整机环境满负荷运行等手段，保证单板业务满负荷运行，从而发现诸如：
串扰、地弹等问题；
3.信号质量测试中，要注意针对单板特有配置情况进行专向的测试。
测试那些会因配置不同而改变的信号，如：
A.单配置；
B.双配置（热备份）；
C.多配置；
D.满配置；
4.单板在各种负荷下测试，测试那些会因驱动负载不同而改变的信号：
A.轻载；
B.满载；
C.过载。
例如：
驱动板输出1驱4的时钟信号给不同槽位，在进行单板输
入时钟信号测试时，就要在1块板、2块板负载、3块板负载、4块板负载的条件下测试输入信号；
5.单板与驱动板不同位置：
A.最接近驱动板的槽位；
B.最远离驱动板的槽位；
C其他中间槽位。
对于重要的驱动信号，通常要求每个槽位都必须进行重要输入信号质量的测试；
6.主备工作（热备份）方式，对单板主备倒换瞬间，板与板的接口信号波形进行测量；
7.对于控制信号必须制造条件使其发生跳变，测试其跳变时的波形；
3.6信号质量测试过程
3.6.1时钟信号测试
3.6.1.1测试指标
1.边沿单调性和上升/下降时间；
2.高电平过冲和低电平过冲；
3.最低高电平和最高低电平；
4.毛刺；
5.周围（相邻）信号的串扰；
6.时钟频率；
7.占空比；
8.信号电平测试；
3.6.1.2测试方法与测试重点
时钟信号对边沿的要求非常严格，一般情况下高速时钟多为点到点驱动，少数也有一驱多的情况。
时钟信号为单向信号，测试时必须选择在终端进行测试。
对一驱多的负载必须对每一个终端负载进行测试以观察是否有反射和回沟发生。
原则上要保证时钟信号上、下沿的单调性，如果发现上升沿缓、有回沟等问题，一定在负载和输入电压等极限条件下进行详尽的测试，保证回沟肯定不能落在电平不稳定区。
3.6.2数据、地址信号测试
3.6.2.1测试指标
1.高电平过冲和低电平过冲；
2.最低高电平和最高低电平；
3.上升下降时间；
3.6.2.2测试方法与测试重点
总线在测量时应注意串扰和同步翻转噪声的干扰。
若想测数据线的串扰情况：
使被测数据线保持恒“0”，相邻数据线有跳变数据。
测量数据、地址信号时应该使用双踪或多踪示波器，同时测量同步时钟信号和控制信号，以便分析其时序关系能否满足系统设计要求。
3.6.3电平控制信号测试
3.6.3.1测试指标
1.最低高电平和最高低电平；
2.信号电平测试；
3.工作电平脉宽；
5.边沿的单调性；
6.串扰；
3.6.3.2测试方法与测试重点
此类信号包括：
复位信号、三态驱动器控制信号、选择器件控制端及固定上/下拉信号。
这些信号出现质量问题表现在信号线上有毛刺。
测试时多采用INSTRVU观测，尤其注意信号低电平期间的毛刺，常常易造成数字器件的误触发。
测量与读、写时序有关的控制信号时应该使用双踪或多踪探头，同时测量同步时钟信号、数据地址信号等，以便分析其时序关系能否满足系统设计要求。
3.6.4差分传输信号测试
3.6.4.1测试指标
1.差分信号边沿单调性和上升/下降时间（传输时钟信号）；
2.差分信号高电平过冲和低电平过冲；
3.差分信号最低高电平和最高低电平；
4.单端信号最低高电平和最高低电平；
5.单端信号共模电压Vos；
3.6.4.2测试方法与测试重点
此类信号经常出现的问题是：
差分输入电平不满足信号电平差的要求。
应选用差分探头进行差分信号的测试，探头的两端分别连在差分信号的正/负信号端，探头的保护地连在单板的地线上，测试差分正负端信号经过差分后的波形。
3.6.5同步串行信号（观察眼图）
3.6.5.1测试指标
1.信号眼图的清晰性和完整性；
2.信号上升沿与下降沿；
3.信号高电平和低电平；
4.信号正、负过冲；
5.串行数据信号与时钟之间的相位，考察时序容限；
3.6.5.2测试方法与测试重点
此类信号通常是同步串行信号，如HW信号线及数据信号线。
这些信号线出现的主要问题是误码。
通过INSTRVU功能观察眼图，有误码时眼图中会出现散点。
此时一般是某控制信号或时钟信号在HW线输出器件上有质量问题。
3.6.6地线噪声
3.6.6.1测试指标
1.地线噪声的幅度（INSTRVU观察）；
2.如果呈现周期性变化，测试与相邻可能引起串扰信号之间的相位关系；
3.6.6.2测试方法与测试重点
发现信号低电平毛刺较高时，一般是由于地线噪声和串扰造成。
为进一步查明毛刺产生的原因，需要进一步检查地线噪声和串扰的干扰源。
使用差分探头，探头的一端连在信号输入端器件的地上，探头的另一端接在信号输出器件的地上。
探头的保护地连接在单板其余的地线上。
在信号输出器件有高频信号送入信号输入器件的同时，信号输入器件亦会有高频电流从地层流至信号输入器件，如果两者之间的地层未铺好，地线感抗大，会导致地扰的产生。
此时用示波器放在INSTRVU方式，时间刻度放在M200ns档位，幅度刻度放在2.00V位置，触发放在50%位置。
读出最大值作为地线噪声的大小。
3.6.7电源噪声和纹波
3.6.7.1测试指标
1.纹波峰峰值的大小是否符合器件要求。
2.如果呈现周期性规律变化，测试与相邻可能引起串扰信号之间的相位关系。
3.6.7.2测试方法与测试重点
测试时应该用无源探头，示波器用交流档进行测试。
可以先用INSTRVU方式确定噪声纹波的幅度，如果幅度大到足以影响系统了，用正常sample方式确定其大概频率。
电源的噪声不一定只在电源模块有，在器件的电源端也可能产生。
3.7测试结果分析
对测试结果进行分析时，一定参照信号的用途，分析信号质量对系统的影响。
一些情况下差的信号质量不一定会对系统造成影响的，不能单纯参照指标。
1.数据、地址线是电平有效信号，并且通常在有效区中间采样，边沿处信号质量对系统影响不大。
因此在选择我们关注的测试指标时要按需求选择。
但是也应当指
出，边沿处的过冲虽然对系统的功能实现可能没有影响，可是会对器件的寿命造成不良影响。
2.输入信号中有一定的过冲对器件的影响可酌情考虑，视器件本身的设计，工艺而定。
现在的CMOS工艺的输入电平可达0～7V，所以上过冲对器件的影响较小，主要应该关注下过冲。
器件功能出现异常可能不仅与负过冲的幅度有关，还与负过冲的时间宽度有关。
对CMOS器件尤其要注意其负过冲的影响，可能造成闩锁现象。
对于不同的器件，对负过冲的最低要求应不能低于厂家规定的absolutemaximumrating的要求。
3.信号波形不标准时可能是该信号处于三态，或系统在此时并不使用该信号，对此类信号要注意分析此信号是否为有效期间，如果在无效期间可视其为正常信号。
4信号时序测试规范
4.1信号时序测试概述
随着器件工艺水平不断提高，数字系统工作频率越来越高，对时序关系要求也越来越严格。
当器件输入信号时序关系不能很好地满足器件要求时，器件不能可靠工作。
如果输入信号时序关系处于临界的状态，在一定环境温度下器件不能稳定工作；
如果总线信号的控制时序关系配合不当，可能发生总线冲突。
为了保证单板稳定工作，有必要对板内信号时序进行测试，验证信号实际时序关系是否可靠，是否满足器件和设计要求；
分析设计裕度大小，评价单板工作可靠性。
此外，结合器件参数，得到器件在极限条件下的相位关系，保证单板平稳、可靠工作。
4.2信号时序测试条件
信号时序测试启动必须满足以下条件，以保证测试数据的重复性和准确性：
1.单板上电开工正常；
2.单板供电电压正常：
3.单板被测试模块功能正常；
4.单板工作环境正常：
4.3信号时序测试覆盖范围
1.芯片的CPU接口时序；
2.总线操作时序；
3.数据码流与时钟之间的时序；
4.主从同步时钟之间的时序；
5.主备倒换信号之间的时序；
6.不同电源之间上电和下电顺序；
4.4信号时序测试注意事项
注意要明确信号触发的因果关系，如：
时钟触发数据，因触发果，低频触发高频。
其他要求见信号质量测试。
4.5信号时序测试过程
4.5.1主从时钟间时序
4.5.1.1测试内容
通过对单板的时钟流向的分析，找出需测试的主从时钟，验证他们之间的相位关系符合设计要求。
4.5.1.2测试方法与注意事项
1.对专用芯片（如2154的输入时钟）和可编程器件（如FPGA和EPLD）的输入时钟时序进行测试；
2.取主从时钟分别在示波器的两个通道；
3.用频率较低的时钟作为触发信号，测试两者长时间相位关系；
4.用示波器INSTRVU观察，长时间（>
30分钟，重要信号可以测试24小时）内没有相位漂移；
4.5.2时钟与码流间的时序
4.5.2.1测试内容
1.帧头信号与串行数据（HW等信号）信号的时序关系；
2.帧头信号与时钟信号的时序关系；
3.串行数据（HW等信号）信号与时钟信号时序关系；
4.5.2.2测试方法与注意事项
1.测试芯片输入数据与接收时钟之间时序。
注意，芯片输入数据速率和接收时钟速率不一定相同。
2.取时钟与码流或数据流分别在示波器两个通道。
3.利用时钟信号进行触发，一般采用眼图方式测试。
4.观察时钟信号接收沿和数据相位关系，确定建立和保持时间。
4.5.3外围器件的CPU接口时序
4.5.3.1测试内容
1.CPU的读操作时序是否满足被访问器件读时序，还要判断数据的建立时间应满足CPU的要求；
2.CPU的写操作是否满足被访问器件写时序关系
4.5.3.2测试方法与注意事项
1.测试时取CPU读写信号、外围芯片片选信号、数据线、地址线。
2.设定片选信号和读写信号组合逻辑触发条件。
3.依次测量读写时的建立和保持时间。
4.重点测试CPU与可编程器件以及一些较新器件的读写时序关系。
对CPU与一些标准专用配套器件和相对固定常用器件时序关系可以不测，例如8031与EPROM和RAM
4.5.4三态总线时序
4.5.4.1测试内容
1.单向总线总线冲突测试。
单向总线上出现半高电平一般表示有总线冲突。
2.双向总线总线冲突测试
双向总线上有半高电平存在并不能完全说明总线存在冲突。
如果总线上出现半高电平，则还需测试挂在该总线上的所有芯片选通信号相位关系，测试是否有芯片同时输出数据到相同信号线上。
3.CPU与被控制对象时序不兼容条件下，总线冲突测试。
由于时序不兼容，有些芯片和某些CPU接口时，需要另外构造控制电路实现和CPU接口。
这类电路三态总线测试是必要的。
在以往测试中发现构造的控制时序没有问题，但是数据总线状态不正确，该处于三态，但实际上不是三态。
芯片工作异常。
4.5.4.2测试方法与注意事项
1.设置错误时序的触发条件，注意观察结果是否与预计的相符；
2.用示波器观察总线，是否存在半高电平。
如果需要判断总线是否处于三态，可以在数据线上加下拉电阻，三态时总线会被拉低。
3.取各总线选通控制信号于示波器的各通道上，选其中任一为触发，多片芯片并联扩展总线宽度，根据冲突情况，选通信号取相应的一个。
4.测试总线选通有效信号之间的最小时间间隔。
4.5.5其他电路时序测试
4.5.5.1测试内容
1.标准总线时序测试。
标准总线都有标准的时序要求，如ISA总线、EISA总线、PCI总线、STD总线等。
2.在多处理机系统中，有支持不同总线的处理机时序测试。
3.PCI设备一般情况下不是完全独立的处理机，提供配置字节供CPU读写。
测试这类处理模块时序时优先测试仲裁信号时序关系，然后测试各自管辖部分时序关系和总线转换。
基本测试方法同CPU周边系统时序测试。
4.差分信号还要注意正负信号的时序一致性；
4.5.5.2测试方法与注意事项
参见被测试总线标准
5附录1
5.1标准信号参数
表1标准信号参数
单位：
V
信号类型
VCC
VOH
VIH
VT
VIL
VOL
TTL、ABT
5
2.4
2
1.5
0.8
0.5
LVTTL、LVT、LVC、ALVC、LV
3.3
0.4
CMOS
4.44
3.5
2.5
PECL
4.19
3.87
3.7
3.52
3.05
GTL
——
1.2
0.86
0.75
GTL+
1.05
1
0.95
ETL
1.6
1.4
BTL（低电平为1V）
2.1
1.62
1.55
1.47
1.1
5.2部分信号质量测试标准
表2部分信号质量测试标准
正向过冲
负向过冲
正向回冲
负向回冲
正向毛刺
负向毛刺
TTL（5V）
≤0.9
≤0.9
≥4.0
≤0.6
LVTTL（3.3V）
≤0.7
≥2.7
CMOS5V
≤1.1
≤0.4
≥1.4
≤0.3
≥1.15
≤0.2
≥3.87
≤3.52
上表中给出的数据为一般情况下的参考值，器件如果有参考值，还要参照器件手册的具体指标，本文中给出的上下过冲值基本上是按照各标准电平的30%给出的。
5.3时钟信号要求
表3时钟信号要求
时钟信号频
上升时间ns
下降时
占空比
率
间ns
155M
<
40~60%
77M
TTL、TTL（3V）、CMOS、GTL+
38M
4.0
19M
TTL、TTL（3V）、CMOS
8K
8K帧头的上升时间、下降时间由具体的时钟和帧头的相位关系决定，要满足器件对帧头建立时间和保持时间的要求
5.4测试点的选择
1.使用被测试IC器件管脚。
首先在被测器件的地管脚上焊长度短于1cm的引出线与示波器的地线相连，其次选择探头直接搭在IC引脚上测试信号，如引脚较小则选择最靠近管脚的信号线的过孔测试。
对于有多个地线引脚的IC器件（如专用IC和FPGA器件等），示波器的地应选择被测信号所在侧的地线引脚。
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