锁相环的相位噪声杂散抑制锁相时间Word下载.docx
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电荷泵漏电流越大，鉴相频率越低，这种参考杂散越大。
在鉴相频率相等的条件下，电荷泵的漏电流与电荷泵电流的比值越大，由电荷泵漏电流引起的参考杂散会越大。
ADI的PLL产品漏电流大部分在1nA左右的水平上。
为了对电荷泵漏电流引起的杂散有个清楚地认识，这里给出一些仿真波形。
仿真条件如下：
ADF4106，输出频率1GHz，鉴相频率25kHz，三阶无源滤波器，带宽2.5Hz，相位裕度45度，VCO模型为SirenzaVCO190-1000T。
参考晶振模型10MHz。
电荷泵漏电流1nA。
当环路滤波器变窄到1kHz后可以看到对这种杂散的衰减效果如下。
当电荷泵工作时，电荷泵的交替脉冲电流是杂散的主要来源。
定义电荷泵源电流（Sourcecurrent）与汇电流（Sinkcurrent）的失配程度。
杂散增益的定义，
锁定时间
锁相环从一个指定频率跳变到另一个指定频率（在给定的频率误差范围内）所用的时间就是锁定时间。
频率跳变的步长取决于PLL频率合成器工作在限定的系统频带上所能达到的最大的频率跳变能力。
例如，GSM-900，频率步长最大为45MHz，而GSM-1800为95MHz。
容许的频率误差分别为90Hz和180Hz。
PLL频率合成器必
须在小于1.5个时隙（GSM的一个时隙是577us）内达到锁定。
锁定时间还需要另外一个指标来度量，即PLL频率合成器输出达到给定相位误差范围所用的时间。
图3是ADI提供的一种测量相位锁定的方法，该方法利用ADI的增益/相位联合检波器AD8302实现。
图表4.相位锁定时间测量的一种方法
参考晶振有哪些要求？
我该如何选择参考源？
波形：
可以使正弦波，也可以为方波。
功率：
满足参考输入灵敏度的要求。
稳定性：
通常用TCXO，稳定性要求<
2ppm。
这里给出几种参考的稳定性指标和相位噪声指标。
频率范围：
ADI提供的PLL产品也可以工作在低于最小的参考输入频率下，条件是输入信号的转换速率要满足给定的要求。
例如，ADF4106的数据手册要求的最小参考输入信号REFIN为20MHz，功率最小为-5dBm，这相当于转换速率（slewrate）为22.6V/us，峰峰值为360mV的正弦波。
具体计算如下：
对正弦波Vp*sin（2*pi*f*t）而言，转换速率SlewRate=dv/dt|max=2*pi*f*Vp。
那么我们来考察功率为-5dBm（50欧姆系统）（Vp=180mV）的信号，其峰峰值为360mV，
其转换速率为SlewRate=dv/dt|max=2*pi*f*Vp=22.6V/us
所以，只要REFIN功率满足要求，并且输入信号的转换速率高于22.6V/us，REFIN可以工作在低于20MHz的条件下。
具体实现是，一个转换时间为146ns的3.3VCMOS输入可以很容易的满足该项要求。
总的来说，用功率较大的方波信号作为参考可以使REFIN工作在低于数据手册上给出的最低频率限制。
请详细解释一下控制时序，电平及要求。
ADI的所有锁相环产品控制接口均为三线串行控制接口。
如图4所示。
图表5PLL频率合成器的串行控制接口（3WireSerialInterface）
PLL频率合成器的串行控制接口（3WireSerialInterface）控制接口由时钟CLOCK，数据DATA，加载使能LE构成。
加载使能LE的下降沿提供起始串行数据的同步。
串行数据先移位到PLL频率合成器的移位寄存器中，然后在LE的上升沿更新内部相应寄存器。
SPI控制接口为3V/3.3VCMOS电平。
控制信号的产生，可以用MCU，DSP，或者FPGA。
产生的时钟和数据一定要干净，过冲小。
当用FPGA产生时，要避免竞争和冒险现象，防止产生毛刺。
如果毛刺无法避免，可以在数据线和时钟线上并联一个10~47pF的电容，来吸收这些毛刺。
请简要介绍一下环路滤波器参数的设置
ADISimPLLV3.0使应用工程师从繁杂的数学计算中解脱出来。
我们只要输入设置环路滤波器的几个关键参数，ADISimPLL就可以自动计算出我们所需要的滤波器元器件的数值。
这些参数包括，鉴相频率PFD，电荷泵电流Icp，环路带宽BW，相位裕度，VCO控制灵敏度Kv，滤波器的形式（有源还是无源，阶数）。
计算出的结果往往不是我们在市面上能够买到的元器件数值，只要选择一个最接近元器件的就可以。
通常环路的带宽设置为鉴相频率的1/10或者1/20。
相位裕度设置为45度。
滤波器优先选择无源滤波器。
滤波器开环增益和闭环增益以及相位噪声图之间的关系。
闭环增益的转折频率就是环路带宽。
相位噪声图上，该点对应于相位噪声曲线的转折频率。
如果设计的锁相环噪声太大，就会出现频谱分析仪上看到的转折频率大于所设定的环路带宽。
环路滤波器采用有源滤波器还是无源滤波器？
有源滤波器因为采用放大器而引入噪声，所以采用有源滤波器的PLL产生的频率的相位噪声性能会比采用无源滤波器的PLL输出差。
因此在设计中我们尽量选用无源滤波器。
其中三阶无源滤波器是最常用的一种结构。
PLL频率合成器的电荷泵电压Vp一般取5V或者稍高，电荷泵电流通过环路滤波器积分后的最大控制电压低于Vp或者接近Vp。
如果VCO/VCXO的控制电压在此范围之内，无源滤波器完全能够胜任。
当VCO/VCXO的控制电压超出了Vp，或者非常接近Vp的时候，就需要用有源滤波器。
在对环路误差信号进行滤波的同时，也
提供一定的增益，从而调整VCO/VCXO控制电压到合适的范围。
那么如何选择有源滤波器的放大器呢？
这类应用主要关心一下的技术指标：
低失调电压（LowOffsetVoltage）[通常小于500uV]
低偏流（LowBiasCurrent）[通常小于50pA]
如果是单电源供电，需要考虑使用轨到轨（Rail-to-Rail）输出型放大器。
这里提供几种常见的PLL滤波器应用放大器的型号。
AD711/2,AD797,AD820/2,AD8510/2,AD8605/6,AD8610/20,AD8651/2,OP162/262,OP184/284,OP249,OP27,
PLL对于VCO有什么要求？
以及如何设计VCO输出功率分配器？
选择VCO时，尽量选择VCO的输出频率对应的控制电压在可用调谐电压范围的中点。
选用低控制电压的VCO可以简化PLL设计。
VCO的输出通过一个简单的电阻分配网络来完成功率分配。
从VCO的输出看到电阻网络的阻抗为18+（18+50）//（18+50）=52ohm。
形成与VCO的输出阻抗匹配。
下图中ABC三点功率关系。
B，C点的功率比A点小6dB。
如何设置电荷泵的极性？
在下列情况下，电荷泵的极性为正。
环路滤波器为无源滤波器，VCO的控制灵敏度为正（即，随着控制电压的升高，
输出频率增大）。
在下列情况下，电荷泵的极性为负。
环路滤波器为有源滤波器，并且放大环节为反相放大；
VCO的控制灵敏度为正。
环路滤波器为无源滤波器，VCO的控制灵敏度为负。
PLL分频应用，滤波器为无源型。
即参考信号直接RF反馈分频输入端，VCO反馈到参考输入的情况
锁定指示电路如何设计？
PLL锁定指示分为模拟锁定指示和数字锁定指示两种
图表6鉴相器和电荷泵原理图
数字锁定指示：
当PFD的输入端连续检测到相位误差小于15ns的次数为3（5）次，那么PLL就会给出数字锁定指示
数字锁定指示的工作频率范围：
通常为5kHz~50MHz。
在更低的PFD频率上，漏电流会触发锁定指示电路；
在更高的频率上，15ns的时间裕度不再适合。
在数字锁定指示的工作频段范围之外，推荐使用模拟锁定指示。
模拟锁定指示
对电荷泵输入端的Up脉冲和Down脉冲进行异或处理后得出的脉冲串。
所以当锁定时，锁定指示电路的输出为带窄负脉冲串的高电平信号。
图为一个典型的模拟锁定指示输出（MUXOUT输出端单独加上拉电阻的情况）。
图表7
模拟锁定指示的输出级为N沟道开漏结构，需要外接上拉电阻，通常为10KOhm~160kohm。
我们可以通过一个积分电路（低通滤波器）得到一个平坦的高电平输出，如图所是的蓝色框电路。
误锁定的一个条件：
参考信号REFIN信号丢失。
当REFIN信号与PLL频合器断开连接时，PLL显然会失锁；
然而，ADF41xx系列的PLL，其数字锁定指示用REFIN时钟来检查是否锁定，如果PLL先前已经锁定，REFIN时钟突然丢失，PLL会继续显示锁定状态。
解决方法是使用模拟锁定指示。
当VCXO代替VCO时，PLL常常失锁的原因。
以ADF4001为例说明。
VCXO的输入阻抗通常较小（相对于VCO而言），大约为100kohm。
这样VCXO需要的电流必须由PLL来提供。
PFD=2MHz，Icp=1.25mA，Vtune=4V，VCXO输入阻抗=100kohm，VCXO控制口电流=4/100k=40uA。
在PFD输入端，用于抵消VCXO的输入电流而需要的静态相位误差
16ns>
15ns，所以，数字锁定指示为低电平。
解决方法1，使用模拟锁定指示。
解决方法2，使用更高的电荷泵电流来减小静态相位误差。
增大环路滤波器电容，使放电变缓。
PLL对射频输入信号有什么要求？
频率指标：
可以工作在低于最小的射频输入信号频率上，条件是RF信号的SlewRate满足要求。
例如，ADF4106数据手册规定最小射频输入信号500MHz，功率为-10dBm，这相应于峰峰值为200mV，slewrate=314V/us。
如果您的输入信号频率低于500MHz，但功率满足要求，并且slewrate大于314V/us，那么ADF4106同样能够正常工作。
通常LVDS驱动器的转换速率可以很容易达到1000V/us。
PLL芯片对电源的要求有哪些？
要求PLL电源和电荷泵电源具有良好的退耦，相比之下，电荷泵的电源具有更加严格的要求。
具体实现如下：
在电源引脚出依次放置0.1uF，0.01uF，100pF的电容。
最大限度滤除电源线上的干扰。
大电容的等效串联电阻往往较大，而且对高频噪声的滤波效果较差，高频噪声的抑制需要用小容值的电容。
下图可以看到，随着频率的升高，经过一定的转折频率后，电容开始呈现电感的特性。
不同的电容值，其转折频率往往不同，电容越大，转折频率越低，其滤除高频信号的能力越差。
另外在电源线上串联一个小电阻（18ohm）也是隔离噪声的一种常用方法。
内部集成了VCO的ADF4360-x，其VCO中心频率如何设定？
VCO的中心频率由下列三个因素决定。
1.VCO的电容CVCO，2.由芯片内部BondWires引入的电感LBW，3.外置电感LEXT。
即
其中前2项由器件决定，这样只要给定一个外置电感，就可以得到VCO的输出中心频率。
VCO的控制灵敏度在相应的数据手册上给出。
作为一个例子，图5和图6给出了ADF4360-7的集成VCO特性。
图x.ADF4360-7VCO输出中心频率与外置电感的关系.
图x.ADF4360-7VCO的灵敏度与外置电感的关系
电感的选取，最好选用高Q值的。
Coilcraft公司是不错的选择。
市面上常见的电感基本在1nH以上。
更小的电感可以用PCB导线制作。
这里给出一个计算PCB引线电感的简单公式，如图7所示。
图1导线电感的模型
锁相环系统的相位噪声来源有哪些？
减小相位噪声的措施有哪些？
参考晶振（TCXO，VCXO）和R分频，PLL电荷泵，压控振荡器（VCO），N分频。
锁相环系统的相位噪声来源于四个部分，参考输入，反馈分频1/N，电荷泵，VCO。
这四部分贡献项可以用公式来表示。
图表8锁相环相位噪声贡献项模型
对SREF2+SN2来说，系统闭环增益G/（1+GH）为低通特性，所以在环路带宽内，参考输入的相位噪声和N分频的噪声占很大比例。
同样对SCP2来说，它对系统的相位噪声的影响也取决于系统的闭环增益G/（1+GH），与前面第一项的不同之处是，它还受限于电荷泵的增益Kd，所以在环路的带宽内，电荷泵的相位噪声也很重要。
对SVCO2项来说，它对系统的相位噪声的影响取决于G/（1+GH），而G/（1+GH）的幅频特性为高通，所以在环路带宽内VCO的贡献项可以忽略不计。
如下图所示。
绿色线为参考源的相位噪声，绿色虚线代表经过低通后的相位噪声。
红色实线为VCO的相位噪声，虚线是经过高通滤波器后的相位噪声。
粉红色实线是PLL（鉴相器和电荷泵）的相位噪声，粉色虚线是经过低通滤波器的相位噪声。
黑色实线为合成的相位噪声输出。
减小相位噪声的措施：
（1）增大鉴相频率（N变小）
（2）缩小环路带宽（限制噪声）
（3）增大电荷泵电流（Kd）
（4）参考晶振选用更低噪声的产品。
（5）如果在频谱分析仪上测出的单边带相位噪声曲线的转折频率大于设计的环路带宽，说明系统的噪声太大，应该检查参考
晶振，电荷泵的电流，PLLCorePowerLevel。
为何我测出的相位噪声性能低于ADISimPLL仿真预期值?
目前的PLL集成芯片所能达到的相位噪声基底大概为-216dBc/Hz。
新推出的PLL该性能可能会更低。
他们能够综合出低相噪的频率。
然而要真正实现低相噪的频率，需要考虑很多的因素。
ADISimPLL提供了预计相位噪声的一种方法，但是，这种预测，是在下列条件下进行的：
PLL芯片工作的电源纹波足够低--------------不会恶化噪声基底。
PLL芯片的RF反馈输入（VCO的输出）具有合适的驱动能力，-----------不容许计数器错误计数。
PLL芯片的REF参考输入具有合适的驱动能力，------------不容许参考计数器错误计数。
PLL环路滤波器的电阻不会增加任何额外的噪声，-------------不高于热（Johnson）噪声。
VCO的工作电压纹波足够小，--------不会恶化由于频率牵引引起的相位噪声。
环路滤波器屏蔽足够好，-----------VCO的控制线上不会串入其他干扰信号。
环路滤波器布局布线良好，------------防止出现来源于数字电路的窄脉冲出现在滤波器输入端并直接耦合到输出端。
实际的情况往往是：
PLL或者VCO的电源直接来源于三端稳压器件。
如果对指标要求不是很严格，这样的条件下也许能够正常工作，但是噪声太大的电源难以使低噪声的PLL达到低噪声的要求。
PLL附近存在数字电路，这是宽带噪声源，尤其是PLL与数字电路共用电源的情况下。
电源退耦不够。
电路设计匹配不好，尤其是射频输入口。
电路板布局布线问题。
锁相环系统的杂散来源有哪些？
减小杂散的措施有哪些？
来源
（1）PLL本身引入的杂散。
以鉴相频率为间隔的杂散，这时锁相环中最常见的杂散信号。
来源于电荷泵的漏电流，电荷泵源电流和汇电流及其失配。
小数分频锁相环的固有杂散。
（2）外界串扰引入的杂散
这些串扰包括工频干扰，计算机显示器行频，场频干扰，手机，附近功率放大器。
参考晶体（晶振）串扰。
措施
（1）良好的电源退耦
（2）良好的布局布线
（3）环路滤波器的阶数更高，带宽更窄。
（4）提高鉴相频率，使得参考杂散落在环路带宽以外。
（5）本振源板加屏蔽壳以屏蔽外界串扰
锁相环锁定时间取决于哪些因素？
如何加速锁定？
定性分析：
设初始频率f1，终止频率f2，频率跳变量fjump=│f1-f2│，频率锁定误差容限ftol，环路带宽BW。
锁定时间LT环路带宽直接决定了锁定时间。
环路带宽越大，锁定时间越短，反之，锁定时间越长。
频率跳变的大小决定锁定时间。
频率跳变越大，锁定时间越长，反之，越短。
但是应该指出，如果频率跳变量和频率误差按等比例变化，那么锁定时间相等。
最佳锁定时间LT需要45~48度的相位裕度。
所定时间的经验公式：
加速环路锁定的方法：
（1）增大环路带宽。
环路带宽与锁定时间是一对矛盾。
设计工程师需要对其作出折衷选择。
增大环路带宽，同时意味着降低了对杂散信号的衰减，增大了相位噪声。
如果增大环路带宽到大于鉴相频率的五分之一，环路可能变得不稳定，并导致彻底失锁。
（2）增大鉴相频率。
鉴相频率决定了反馈分频和参考频率的比较速度，从而加快了电荷泵对环路滤波器的充放电，到达预定的控制电压，有效减小锁定时间。
需要注意的是，鉴相频率的增大，往往意味着需要增加环路带宽。
（3）采用两个锁相环，乒乓式工作。
两个频率之间采用高速开关进行切换。
（4）采用具有快速锁定能力的锁相环产品：
ADF4193，其锁定时间可以满足GSM基站的要求（20us）。
（5）另外，环路滤波器的电容（尤其是C2的影响），请选用低介电吸收（DielectricAbsorption）（DA）的电容，如介质为聚丙烯材料的电容，其DA典型值为0.001%~0.02%。
（6）避免控制电压工作在地和电荷泵电压Vp附近。
相应于输出频率的控制电压最好在Vp/2附近。
为何我的锁相环在做高低温试验的时候，出现频率失锁？
高低温试验失败，可以从器件的选择上考虑，锁相环是一个闭环系统，任何一个环节上的器件高低温失效都有可能导致锁相环失锁。
先从PLL频率合成器的外围电路逐个找出原因，如参考源（TCXO，）是否在高低温试验的范围之内？
ADFxxxx系列产品的温度范围为-40~+85度。
非跳频（单频）应用中，最高的鉴相频率有什么限制？
如果是单频应用，工程师都希望工作在很高的鉴相频率上，以获得最佳的相位噪声。
数据手册都提供了最高鉴相频率的值，另外，只要寄存器中B>
A，并且B>
2，就可能是环路锁定。
通常最高频率的限制是：
这里P为预分频计数器的数值。
ADF4xxx产品的预分频值最小可以到8/9，容许他们工作在较高的鉴相频率上。
评价PLL频率合成器噪声性能的依据是什么？
PLL频率合成器的噪声基底（PhaseNoiseFigureofMerit）（PNSYNTH）是一个重要依据。
该指标是将鉴相频率，反馈分频系数归一化后的相位噪声指标。
PLL频率合成器输出的相位噪声PNTOTAL与鉴相频率FPFD以及反馈分频系数N之间的关系是
改写该方程，
我们可以从噪声基底得出期望输出频率的带内相位噪声。
另外，电荷泵三态输出时的漏电流是评价鉴相频率较低时杂散性能的一个指标。
ADF4xxx系列PLL产品的漏电流典型值为1nA。
小数分频的锁相环杂散的分布规律是什么？
小数分频的锁相环由于应用在工作的鉴相频率较高，所以其参考杂散也会分布到偏离载波很远的位置上，环路滤波器可以进行有效抑制。
所以在实际使用中，这种参考杂散可以不予考虑。
但是由于反馈中引入了小数，特定的小数部分也会引起相应的杂散。
其分布规律如下。
设小数部分的分母为DEN：
（1）一阶分数杂散。
最大的杂散为分子为1或者DEN-1，其次，第二大杂散为Floor（）DEN/2和DEN-Floor（）DEN/2，再次，第三杂散的分子为Floor（DEN/3）和DEN-Floor（）DEN/3…，
注意，如果DEN/M正好为整数，那么分子为DEN/M和DEN-DEN/M处的杂散为0。
（2）二阶分数杂散。
最大杂散分布在分子为2和DEN-2处。
（3）高（k）阶分数杂散。
最大杂散分布在分子为k和DEN-k处。
注：
这里Floor是去小数取整的意思。
k阶杂散分布在偏离中心频率k·
fPFD/DEN处。
到底用小数分频好还是整数分频好？
从相噪性能上看，小数分频锁相环可以工作在较高的鉴相频率，分频系数N小，在较小信道间隔的应用中，与整数分频的锁相环相比，可以获得较好的带内相位噪声。
这时，小数分频的锁相环是首选。
但是如果是单频或者信道间隔很大（>
几百kHz）的应用，小数分频的这种低相噪优势并不明显。
整数分频的锁相环同样可以达到高鉴相频率，低相噪的目的，甚至会超过小数分频的锁相环。
另外也需要考虑由于采用了杂散补偿电路，所以该电路会增加环内的相位噪声。
从杂散性能上看，在较小的信道间隔（<
10kHz）上，小数分频锁相环远远好于整数分频锁相环，原因是，较小的鉴相频率条件下，由电荷泵漏电流引起的杂散较大。
在较大的信道间隔（>
1MHz）上，小数分频的锁相环的杂散性能也会比整数分频的锁相环好。
在中等的信道间隔（10kHz，1MHz）上，二者表现出差不多的杂散性能。
一个通用的规则是，在200kHz的信道间隔以下，小数分频的杂散性能优于整数分频。
小数分频的锁相环需要良好的频率规划，以避开大的杂散出现。
所以使用起来，难度较大。
整数分频的锁相环就没有这种限制，容易使用。
从锁定时间上来讲，小数分频锁相环通常比整数分频的锁相环快。
小数分频锁相环因为需要额外的杂散补偿，需要更大的功耗。
小数分频锁相环相比整数分频，价格较高。
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