数电课程设计简易数字时钟.docx
《数电课程设计简易数字时钟.docx》由会员分享，可在线阅读，更多相关《数电课程设计简易数字时钟.docx（15页珍藏版）》请在冰点文库上搜索。
数电课程设计简易数字时钟
一、课程设计任务及要求…………………………………………………………………………………………………2
二、课程设计目的………………………………………………………………………………………………………...2
三、系统工作原理综述及原理框图………………………………………………………………………………………2
四、各单元电路工作原理、电路图及仿真结果…………………………………………………………………………3
1.模24计数器………………………………………………………………………………………………………..3
2.模60计数器………………………………………………………………………………………………………..4
3.分频器………………………………………………………………………………………………………………7
4.校时控制器…………………………………………………………………………………………………………8
五、数字时钟原理图及仿真结果…………………………………………………………………………………………10
六、下载到实验箱、较时及测试结果……………………………………………………………………………………12
七、课程设计小结…………………………………………………………………………………………………………12
附录：
设备清单
一、课程设计任务及要求
1.课程设计任务：
用CPLD设计简易数字时钟。
2.要求：
（1）具有计时功能，用6位数码管分别显示时、分、秒信号。
（2）具有校时功能，进行时校时时不能对分计数器的状态有影响，进行分校时时不能对时计数器的状态有影响；校时结束后，秒计数器要清零。
二、课程设计目的
1.通过完成课程设计，掌握实际问题的逻辑分析，学会对实际问题进行逻辑状态分配、化简。
2.掌握简单数字系统问题的控制电路设计要求及信号之间的配合。
3.掌握数字电路各单元电路与总体电路的设计、调试、模拟仿真方法。
4.掌握一个较复杂电路在实现时，出现问题时的分析思路与解决办法；学会模块化、层次化进行电路设计的方法。
三、系统工作原理综述及原理框图
系统框图如下图所示：
系统工作原理综述：
由系统框图可知，此数字时钟由七部分组成：
标准时钟源、分频器、秒计数器、分计数器、时计数器、分校时控制器、时校时控制器、译码显示器。
其中标准时钟源已经提供为1KHZ；分频器将其分为两种计时信号，一种为计数信号，为1HZ；一种为校时信号，为5HZ（可自行设定）。
系统正常工作时，所有计数器处于计数状态，结果经译码后由数码管显示出来；当清零键按下时，所有计数器均被清零，时钟显示00：
00：
00；当按下分校时键时，校时信号加到分计数器时钟端，使得分计数器快速计数，达到分较时的效果，同时秒计数器清零，且时计数器显示的数字不变；当按下时校时键时，校时信号加到时计数器时钟端，使得时计数器快速计数，达到时较时的效果，同时秒计数器清零，且分计数器显示的数字不变。
四、各单元电路工作原理、电路图及仿真结果
1.模24计数器：
模24计数器由两片BCD计数器74160级联构成，这里采用同步置数法。
反馈状态S反＝23（10）＝00100011（8421BCD），将高位74160的QB,低位74160的QA,QB端通过与非门连接到两片计数器的同步置数端。
计数初置数为00000000（8421BCD），当计数至00100011（8421BCD）时，触发置数功能，计数器重新计数，进位端产生一个负向的跃变。
此次设计中，模24计数器的进位信号未被用到。
模24计数器用于时计数器。
模24计数器的原理图：
仿真设置：
仿真结束时间Endtime：
10us；网格尺寸Gridsize：
100ns；
输入计数信号clk_in周期：
200ns.
为便于观察仿真结果，将模24计数器的译码器部分去掉，将计数器输出端改为d0～d7，d[3..0]为低位，d[7..4]为高位，并用BCD码显示出来。
仿真得到的波形如下图所示：
由图像可知，计数器状态为0～23，当计满23时，进位端产生一个负向跃变；当清零端CLR＝0时，输出为0。
符合设计要求。
生成的模块图为：
其中clk_in为计时信号输入端，EN为使能端子CLR为清零端，CO为进位输出端，SEGH[0..6]为高位数码管显示输出端，SEGL[0..6]为低位数码管显示输出端.
2.模60计数器：
模60计数器由两片BCD计数器74160级联构成，这里采用同步置数法。
反馈状态S反＝59（10）＝01011001（8421BCD），将高位74160的QB,低位74160的QA,QB端通过与非门连接到两片计数器的同步置数端。
计数初置数为00000000（8421BCD），当计数至01011001（8421BCD）时，触发置数功能，计数器重新计数，进位端产生一个负向的跃变，此信号被提供给其他计数器使用。
模60计数器用于分计数器和秒计数器。
模60计数器的原理图：
仿真设置：
仿真结束时间Endtime：
100us；网格尺寸Gridsize：
100ns；
输入计数信号clk_in周期：
200ns.
为便于观察仿真结果，将模60计数器的译码器部分去掉，将计数器输出端改为d0～d7，d[3..0]为低位，d[7..4]为高位，并用BCD码显示出来。
仿真得到的波形如下图所示：
由图像可知，计数器状态为0～59，当计满59时，进位端产生一个负向跃变，向其他计数器提供计数信号；当清零端CLR＝0时，输出为0。
符合设计要求。
模60进制计数器仿真图像：
模60进制计数器仿真细节图像：
生成的模块图为：
其中clk_in为计时信号输入端，EN为使能端子,CLR为清零端，CO为进位输出端，SEGH[0..6]为高位数码管显示输出端，SEGL[0..6]为低位数码管显示输出端.
3.分频器：
此次设计中，分频器的作用是将1KHZ的标准时钟信号分为1HZ的计数信号和5HZ的校时信号。
核心为一个1000进制的计数器。
这里使用三片BCD计数器74160级联实现。
1HZ的计数信号由第三片计数器的进位端引出，5HZ的校时信号由第三片计数器输出端的最低位引出。
仿真设置：
仿真结束时间Endtime：
10s；网格尺寸Gridsize：
100ns；
输入标准时钟信号clk_std周期：
200ns*5000=1ms，即为1KHZ.
仿真得到的波形如下图所示：
由图像可知，计数信号clk_cnt频率为1HZ，校时信号clk_aj频率为5HZ.满足了设计要求。
生成的模块图为：
其中clk_std为标准信号输入端，CLK_CNT为计数时钟信号输出端，CLK_AJ为校时时钟信号输出端。
4.校时控制器：
校时控制器的核心是一个2选1的选择器。
校时原理：
sw为校时控制开关，clk_cnt为计数信号，clk_aj为校时信号。
正常状态下，即计数时sw为高电平，此时clk_out=clk_cnt,en_clr=1;校时时，sw变为低电平，此时clk_out=clk_aj,en_clr=0。
clk_cnt分别送到分计数器、时计数器的时钟信号输入端，en_clr为控制信号输出端，分校时控制器的此信号接至时计数器的EN端及秒计数器的清零端，以保证分校时时不影响时计数器的状态；时校时控制器的此信号接至分计数器的EN端及秒计数器的清零端，以保证时校时时不影响分计数器的状态。
校时控制器的原理图：
仿真设置：
仿真结束时间Endtime：
100us；网格尺寸Gridsize：
100ns；
输入计数信号clk_cnt周期：
200ns*5=1us；输入校时信号clk_aj周期：
200ns，即校时信号频率为计数信号频率的5倍。
仿真得到的波形如下图所示：
由图像可知，sw＝1时，clk_out=clk_cnt，en_clr=1；sw＝0时，clk_out=clk_aj，en_clr=0。
满足了设计要求。
生成的模块图为：
其中sw为按键输入端，CLK_CNT为计数时钟信号输入端，CLK_AJ为校时时钟信号输入端，EN_CLR为控制信号输出端，CLK_OUT为时钟信号输出端，由sw的状态决定为何种信号。
五、数字时钟原理图及仿真结果
完整的数字时钟原理图如下图所示：
clk_in为外加的时钟信号，sw_clr为时钟的清零键输入端，sw_ajhour为时校时键输入端，sw_ajmin为分校时键输入端。
为使总的系统原理图简单，将各个计数器的译码显示部分做在计数器内部，这样时计数器、分计数器、秒计数器分别输出两个7位的七段数码管显示信号。
仿真设置：
仿真结束时间Endtime：
100ms；网格尺寸Gridsize：
100ns；
输入标准时钟信号clk_cnt周期：
200ns.
仿真得到的波形如下图所示：
由图像可知，正常状态下，即sw_clr=0,sw_ajhour=1,sw_ajmin=1时，时钟处于计时状态；
当清零键按下，即sw_clr=1时，时钟所有输出为零；当分校时键按下，即sw_ajmin=0时，时钟显示00：
07：
xx，分校时结束时，时钟显示00：
20：
00，可见秒计数器被清零；当时校时键按下，即sw_ajhour=0时，时钟显示00：
21：
xx，时校时结束时，时钟显示13：
21：
00，可见分信号保持不变，秒计数器被清零；当分校时键第二次按下，即sw_ajmin=0时，时钟显示13：
22：
06，分校时结束时，时钟显示13：
37：
00，可见时信号保持不变，秒计数器被清零.综上可知，该时钟满足本次课程设计的要求。
第二次按下分校时键时的细节图像：
六、下载到实验箱、较时及测试结果
通过软件仿真验证数字时钟功能的正确性后，按照要求将其输入输出端口锁定在芯片的管脚上
再次对原理图进行编译，并下载到芯片上，在实验箱上进行清零、分校时、时校时等操作，经验证符合此次课程设计的要求。
而后，对其计时精度进行测试，测试结果如下：
理论实间（单位：
分）
测量时间（单位：
秒）
1
00：
01：
00
2
00：
02：
00
5
00：
04：
59
10
00：
09：
57
由测试结果可知，数字时钟的精度是比较精确的。
七、课程设计小结
（1）通过这次课程设计，使我初步掌握了简单数字系统设计的一般方法，熟悉了自顶向下与自底向上相结合的层次化设计理念。
在此次课程设计过程中，我先根据系统的框图得到组成系统所需要的功能模块，然后设计这些模块，包括分频器、模24计数器、模60计数器、校时控制器等，最后将这些模块组合起来，进行功能仿真，得到了预期的结果。
（2）此次课程设计，使我掌握了常用EDA软件MAXPULSII的使用方法，初步了解用EDA软件设计电子系统的流程，并能够运用软件自带的仿真功能，在系统物理实现之前对其功能进行验证，确保无误后，再进行物理实现――下载到CPLD芯片中去。
（3）此次课程设计锻炼了我们的独立思考能力、实践动手能力，并考察了我们对课程内容的理解程度与运用水准，值得大力推广。
附录：
设备清单
（1）伟福EDA6000系列SOPC/DSP/EDA通用实验开发系统一台
（2）PC机一台
升级会员 