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D/A转换

ABSTRACT

Animportantfrequentcysynthesistechnologywithsuchadventagesashighfrequency

resolutionandFastfrequencyconversion,DDShasfoundwideapplicationinradarandcommunicationfield.ThisdesignintroducesDDS’workingprincipleandtheAD9850’structure,design,hardwaredesign,softwaredesignandanalysis.MCPcombinesthedesignofthetestresultsfullydemonstratethathighresolution,lowpowerconsumption,outputfrequencysignalisphasecontinuousandshortconversiontime,thefunctionofDDShasbeenmadeconcreteandpracticalverification.

Keywords:

DDS;

all-digitalequipment;

D/Atransformation

前言

DDS的全称为直接数字频率合成器（directdigitalsynthesizer）,它是20世纪90年代随着电子信息行业的迅速发展，在经过直接频率合成与锁相环间接频率合成技术过后，完全倾属数字化的第三代频率合成技术。

相比于前两代，由于其在相对带宽、频率转换时间、相位连续性、正交输出、高分辨率以及集成化等一系列性能指标方面，都已远远超过了传统频率合成技术所能达到的水平，所以，自诞生以来就受到人们的广泛喜爱，并随着电子通信的发展，而深入到仪器仪表、遥控遥测通信、雷达、电子对抗、导航以及广播电视等各个领域，成为人们生产生活所不可或缺的依赖。

由于DDS具有以上优良性能与市场地位，作为一名电子信息专业学生并且在毕业后立志从事电子信息方面的相关工作，那么对其的了解学习掌握更是势在必行。

因此此次设计就是以DDS信号源为基础，采用AD9850芯片与C51芯片相结合，通过在硬件与软件上的双重实践，来充分了解与掌握到DDS的基本原理，工作过程及其在带宽，转换时间，相位连续等方面的优良性能。

由于作者的知识水平与学识素养的局限性，此次设计定出现不少待完善处，望阅者不吝赐教。

第1章绪论

1.1设计目的及意义

信号源即信号发生器，是用来产生各种电子信号的仪器。

自20世纪90年代以来，电子通信技术的突飞猛进的发展，人们对信号源的要求越来越高，而作为电子通信系统的“心脏”的频率合成器，也要不停地接受人们精良细致的择选淘汰，传统的模拟信号源因其倍频、分频等工作原理而在体积、时间、功耗各方面都存在欠缺，现今已不能满足人们的要求。

比如要设计一频率范围为0—15MHZ的信号源，其包括了超低频---高频范围，如用传统电路来完成则要求分别独立设计各个频率范围内的信号源，使用上不方便且频率准确度和频率稳定度极差。

而DDS以其优良的全数字化与弥补于前两代在各种性能上的不足而正在成为频率合成世家的主导力量。

DDS是目前最先进的频率合成技术。

本次设计电路中采用单片机MCS51来控制DDS芯片AD9850输出分辨率为两路相位正交，频率在0—15MHZ范围变化，1HZ的正弦波信号，就其软硬件设计也作了比较详细的描述。

设计出的信号源具有以下优点。

极快的频率转换速度；

极高的频率分辨率；

低相信噪声；

相位连续可变；

除了以上这些特点，DDS因其还具有可编程，全数字化，易于集成，体积小重量轻等优点，在电子测量，雷达系统，调频通信，电子对抗等领域都具有十分广泛的前景。

1.2频率合成技术及发展

频率合成理论提出于20世纪30年代，到目前已有七十多年的发展史。

频率合成的概念就是由一个或几个参考频率通过一系列转换，产生一个或多个频率信号的过程。

而频率合成器是一种频率转换装置，广泛地应用于产生电子系统的基准频率，其合成的精度和稳定度受参考频率的精度和稳定度以及外围电路的影响。

频率合成器一般分为直接式，间接式，直接数字式三种基本形式。

第一代频率合成器是采用直接的方式，由一个或多个晶体震荡器经分频，倍频，混频，从单一或几个参数频率中产生多个所需的频率。

其分辨率高，转换时间短，频段宽，相位噪声小，但是体积大、功耗大，目前已基本不被采用。

而后就是20世纪60年代，随着相位反馈理论和模拟锁相技术的应用，产生的间接合成理论，由此引发了频率合成理论的第一次革命间接频率合成。

其主要代表为锁相环频率合成，简称PLL（Phase-LockdeLoop），被称为第二代频率合成技术。

PLL一般由数字鉴相器、分频器、模拟环路滤波和压控振荡器组成，因其具有相位噪声低，杂散抑制好，输出频率高，价格便宜等优点至今仍在频率合成器领域占有重要地位。

目前已有许多性能优良的单片PLL频率合成器面市，PLL频率合成利用了相位反馈控制原理来稳频，在频率切换速度要求不高，但相对相位噪声、杂散有较高要求时，PLL频率合成有特殊的优势。

PLL式频综输出的频率分辨率越高时，其频率切换速度就越慢。

如果要提高切换速度，就必须牺牲分辨率，这是PLL的工作机理所致，无法通过性能优化来解决。

所以在选择锁相式频率合成时除了考虑频谱纯度外，还要考查其它性能是否满足要求。

随着数字信号理论和超大规模集成电路VLSE的发展，在频率合成领域诞生了一种革命性的技术，那就是七十年代出现的直接数字频率合成DDS（DirectDigitalfrequencySynthesis）,它的出现标志着频率合成技术迈进了第三代。

1971年3月，J.Tierney和C.M.Tader等人首先提出了DDS的概念：

利用数字方式累相相位，再以相位之和作为址来查询正弦波幅度的离散数字序列，最后经D/A变换得到模拟正弦输出。

DDS由于具有极高的频率分辨率，极快的变频速度，变频相位连续，相噪较低，易于功能扩展和全数字化便于集成等优点，因此在短短的二十多年里得到了飞速的发展和广泛的应用。

1.3DDS的现状

电子信息行业起源于上个世纪30年代，而后随着计算机的问世而逐渐成长开来，但真正的飞速发展却是在上个世纪90年代。

至今短短的三十年间，伴随其发展而迅速成长起来的技术之一-----频率合成也成为一项关键技术，被誉为电子通信行业的“心脏”，起着至关至键的重要作用。

而DDS又作为频率合成里面的一个新生军，以其可编程，全数字化，易于集成控制等优点逐步占领电子通信行业市场，也深得人们信赖。

但世事无完美，任何事情都有对立性。

也正是因为DDS具有众多优点的数字化结构，因而其存在以下两点不足。

（1）散分量丰富。

这些杂散分量主要由相位舍位、幅度量化和DAC的非理想特性所引起。

因为在实际的DDS电路中，为了达到足够小的频率分辨率，通常将相位累加器的位数取大。

但受体积和成本的限制，即使采用先进的存储方法，ROM的容量都远小于此，因此在对ROM寻址时，只是用相位累加器的高位去寻址，这样不可避免地引起误差，即相位舍位误差。

另外，一个幅值在理论上只能用一个无限长的二进制代码才能精确表示，由于ROM的存储能力，只采用了有限比特代码来表示这一幅值，这必然会引起幅度量化误差。

另外，DAC的有限分辨率以及非线性也会引起误差。

所以对杂散的分析和抑制，一直是国内外研究的特点，因为它从很大程度上决定了DDS的性能。

（2）频带受限。

由于DDS内部DAC和ROM的工作速度限制，使得DDS输出的最高频率有限。

目前市场上采用CMOS、TTL等工艺制作的DDS芯片工作频率一般在几十MHz至几百MHz左右。

但随着高速GaAs器件的出现，频带限制已明显改善，芯片工作频率可达到2GHz范围左右。

通过以上的叙述，对目前DDS的性能特点也有了比较全面的了解。

而针对这样的性能特点，所要做的也还是不断地努力研发，扬长补短，在充分发挥DDS的优点的同时，也要寻求其它的新技术，弥补其小小的不足，使得它的性能能够得到更加完善的发展。

1.4设计任务与要求

1分析频率合成技术的基本问题，介绍各种传统的频率合成技术。

并重点介绍数字信号合成技术.

2完成单片机控制的DDS的系统硬件电路设计。

包括单片机主控制电路与键盘输入、LED显示、串口通信等外围电路设计。

3要求频率分辩率在1HZ内，全频段范围标准输出值为1V，误差在±

1％内，输出波形的线性度优于1%。

4完成单片机控制系统的软件设计。

5掌握电子系统设计的流程，熟悉各种硬件电路以及软件编程方法。

6熟练使用各种计算机辅助设计工具完成设计，充分掌握了这些工具的使用。

第2章DDS简介及设计方案比较

2.1DDS简介

2.1.1DDS基本原理

DDS的基本工作原理是建立在不同相位给出不同电压幅度的基础之上，以时域抽样定理作为理论依据。

利用参考时钟源规定抽样时间，在一个周期直接产生数字抽样值来给出一定电压幅度变化规律组成的波形，最后经滤波器平滑输出。

由此可见，采用DDS技术合成的信号频率总是低于参考时钟频率，这些信号可以是不同的频率，不同的相位，又可以是不同的合成波形，因此DDS技术又可称为波形合成技术。

如下图2-1所示，一个直接数字频率合成器由单片机控制电路、相位累加器、参考时钟、波形存储器、D/A转换器和低通滤波器构成。

图2-1DDS结构原理框图

DDS系统的核心是相位累加器，它由N位加法器与N位相位寄存器构成，类似一个简单的计数器。

加法器将频率控制字与累加寄存器输出的累加相位数据相加，把相加后的结果送至累加寄存器的数据输入端。

累加寄存器将加法器在上一个时钟脉冲作用后所产生的新相位数据反馈到加法器的输入端，以使加法器在下一个时钟脉冲的作用下继续与频率控制字相加。

这样，相位累加器在时钟作用下，不断对频率控制字进行线性相位累加。

由此可以看出，相位累加器在每一个时钟脉冲输入时，把频率控制字累加一次，相位累加器输出的数据就是合成信号的相位，相位累加器的溢出频率就是DDS输出的信号频率。

正弦查询表是一个可编程只读存储器（PROM），存储的是以相位为地址的一个周期正弦信号的采样编码值，包含一个周期正弦波的数字幅度信息，每个地址对应于正弦波中0~360度范围的一个相位点。

将相位寄存器的输出与相位控制字相加得到的数据作为一个地址对正弦查询表进行寻址，查询表把输入的地址相位信息映射成正弦波幅度信号，通过D/A变换器把数字量变成模拟量，再经过低通滤波器平滑并滤除不需要的取样分量，以便输出频谱纯净的正弦波信号。

1.单片机控制器电路

常量K被称为相位增量,也叫频率控制字。

DDS方程为:

（2-1）

fO为输出频率,fC为时钟频率.当M=1时,DDS输出最低频率（也即频率分辨率）为fc/2n,而DDS的最大输出频率由Nyquist采样定理决定,采样的频率应大于或等于信号频率带宽的二倍，即fc/2,也就是说K的最大值为2（n-1）。

因此,只要N足够大,DDS可以得到很细的频率间隔。

要改变DDS的输出频率,只要改变频率控制字K即可。

2.相位累加器

相位累加器由n位加法器与n位寄存器级联构成。

每来一个时钟脉冲fc,加法器将频率控制字K与寄存器输出的累加相位数据相加,再把相加后的结果送至寄存器的数据输入端。

寄存器将加法器在上一个时钟作用后所产生的相位数据反馈到加法器输入端；

以使加法器在下一个时钟作用下继续与频率控制字进行相加。

这样,相位累加器在时钟作用下,进行相位累加,当相位累加器累加满量时就会产生一次溢出,完成一个周期性的动作,这个周期应为

（2-2）

其中GCD表示最大公约数。

3.波形存储器

用相位累加器输出的数据作为波形存储器的取样地址,进行波形的相位一幅值转换,即可在给定的时间上确定输出的波形的抽样值.N位的寻址ROM相当于把0—360的正弦信号离散成具有2n个样值的序列,若波形ROM有D位数据位,则2n个样值的幅值以D位二进制数值固化在ROM中,按照地址的不同可以输出相应相位的正弦信号的幅值。

4.D/A转换器

D/A转换器的作用是把已经合成的正弦波的数字量转换成模拟量。

正弦幅度量化序列S（n）经D/A转换后变成了包络为正弦波的阶梯波S（t）,S（t）的周期为T=Uk×

Tc.需要注意的是,频率合成器对D/A转换器的分辨率有一定的要求,D/A转换器的分辨率越高,合成的正弦波S（t）台阶数就越多,输出的波形的精度也就越高。

5.低通滤波器

对D/A输出的阶梯波S（t）进行频谱分析,可知S（t）中除主频f0外,还存在分布在fc,2fc,…两边±

f0处的非谐波分量,幅值包络为辛格函数,因此为了取出主频f0,必须在D/A转换器的输出端接入频率为fc/2的低通滤波器。

2.1.2DDS的性能特点

由于DDS采用全数字技术，从概念到结构都有很大的突破，所以它具有其他频率合成所无法比拟的优越性。

1频率分辨率高。

若时钟频率不变，DDS频率分辨率仅由相位累加器位数来决定，也就是理论上的值越大，就可以得到足够高的频率分辨率。

目前，大多数DDS的分辨率在1Hz数量级，许多都小于1mHz甚至更小，这是其他频率合成器很难做到的。

2工作频带较宽。

根据Nyquist定律，只要输出信号的最高频率分辨率分量小于或等于fclk/2就可以实现。

而实际当中由于受到低通滤波器设计以及杂散分布的影响限制，仅能做到40%fclk左右。

3超高速频率转换时间。

DDS是一个开环系统，无任何反馈环节，这种结构使得DDS的频率转换时间极短。

DDS的频率转换时间可达到纳秒数量级，比使用其它的频率合成方法都要小几个数量级。

4 

相位变化连续。

改变DDS输出频率，实际上改变的是每一个时钟周期的相位增量，相位函数的曲线是连续的，只是在改变频率的瞬间其频率发生了突变，因而保持了信号相位的连续性。

5具有任意输出波形的能力。

只要ROM中所存的幅值满足并且严格遵守Nyquist定律，即可得到输出波形。

例如三角波、锯齿波和矩形波。

6具有调制能力。

由于DDS是相位控制系统，这样也就有利于各种调制功能。

2.1.3DDS主要性能指标

DDS合成指标有很多，在不同场合有不同的适用描述。

由上2-1小节工作原理可知，设相位累加器的位数为n，则DDS输出信号的频率fO满足：

（2-3）

当K=1时,DDS有最小频率输出，即为最小频率分辨率△fmin:

（2-4）

根据（2-1）式及Nyquist抽样定理，输出频率的范围即工作频段为0—fc/2，但实际中受LPF设计及杂散分布的限制，仅能做到0.4fc左右，所以采用DDS技术，可合成几乎从直流一直到0.4fc的频率。

再由（2-2）式，当时钟频率fc确定后，频率分辨率△fmin仅由N决定。

理论上讲，只要N位数足够多，就可以得到足够高的频率分辨率。

例如n=32,fc=40MHz，频率分辨率可达0.0093Hz。

工作频段和频率分辨率是DDS的两个主要指标。

2.2方案选择与比较

2.2.1DDS+PLL方案

锁相环频率合成运用了相位反馈控制原理来稳定频率，在频率切换速度要求方面不高，但对相噪、杂散有较高要求时，PLL频率合成有特殊的优势。

但PLL式频率合成输出的频率分辨率越高时，其频率切换速度就越慢。

所以在选择锁相式频率合成除了考虑频谱纯度外，还要考查其它性能是否能满足要求。

而前面也提到DDS因其数字化结构在分辨率与快速转换频率上的优点及杂散分量与频宽间的不足，根据PLL与DDS各自的优缺点将它们通过硬件的组合，在完全发挥它们优点的时候，又将各自的缺点综合互补起来转成了优点。

PLL电路对输入信号相当于一个窄带跟踪滤波器，因此将DDS输出信号作为参考信号驱动一个PLL后，不但可以大大抑制杂散信号，还可以方便地将频率信号倍频提高，但采取该方法会使输出信号的相位噪声恶化。

而如果在环路中将压控振荡器的输出信号作为DDS的输入信号，DDS在电路中就成为一个分辨率极高的分频器，不仅能利用环路实现杂散抑制，同时也可使输出信号的相位噪声降低，而且由于不必采用高频晶体振荡器，系统成本也会大大降低，并很容易使整个电路采用混合电路工艺进行系统集成。

其原理如下图2-2所示。

图2-2DDS+PLL混频方案原理图

2.2.2单片机控制DDS芯片方案

随着VLSI的发展，出现了单片集成DDS芯片，此类芯片集成了频率控制字、相位累加器、正弦查找表、数模转换器，只需配合简单的外围电路就能够实现。

而且系统时钟频率（fosc）很高一般在50MHz--1GHz，前面讲到要实现最高50MHz不失真频率，实际需要的fosc为200MHz--300MHz或者更高，那么只要我们选择系统时钟频率大于200MHz的芯片即可。

而且用VLSI实现DDS，系统的体积可以做的很小，同时可靠性也大为提高。

本设计选择了其与89C51单片机进行结合，硬件电路系统框图，如下图2-3所示。

图2-3单片机系统框图

它主要由单片机控制模块、键盘与显示模块、数字合成模块以及信号处理模块组成。

其中，信号的产生由单片机控制模块和数字合成模块实现，键盘与显示模块用来实现人机交互功能，信号处理模块则用来对信号进行后期处理。

2.2.3方案的选择

通过上面两种思路的模块比较，DDS+PLL的方法在发挥DDS与PLL各自的优点

的同时，又将两者的缺点相互结合得以弥补，但从模块图可以看出，无论是加锁相环还是不加，都要有单片机的参与，且由实际电路可得知，DDS加锁相环的电路对硬件的要求高，希求量大，操作起来相对复杂，而对于前面所说的散分量与频带受限问题，由前面的公式可知，频带的限制仅为0.1，而足够提到N值的情况下，对信号的输出结果是没有多大影响的。

AD9850有两种与微机并行打印口相连的评估版，并配有Windows下运行的软件，可以作为应用参考，运用单片机实现对DDS的控制与微机实现的控制相比，具有编程控制简便、接口简单、成本低，容易实现系统小型化等优点，因此普遍采用MCS51单片机作为控制核心来向AD9850发送控制字

因此，此次选择了方案二---用单片机控制DDS的方案。

第3章硬件系统设计与分析

3.1系统组成和工作原理

整个硬件系统由液晶显示电路、按键电路、单片机、DDS信号产生电路、数模转换器、低通滤波电路等模块组成。

其整个系统流程图见下图3-1所示。

.

图3-1硬件系统框图

3.2单片机系统设计

3.2.1单片机的概念

单片微型计算机简称单片机（MCU），是一种集成电路芯片。

其采用超大规模集成电路技术把具有数据处理能力的中央处理器CPU，随机存储器RAM，只读存储器ROM,多种I/O口，中断系统等功能集成在一块硅片上而构成的一个小巧而完善的计算机系统。

最早被用于工业控制领域，现今随着社会的迅猛发展而被广泛用于世界经济的各行各业。

3.2.2AT98C51单片机的介绍

本次设计中单片机系统主要负责实现人机对话（即频率设置和显示）以及产生频率控制字送后级DDS系统控制后级频率输出。

考虑到成本和稳定性，本系统选用ATMEL公司生产的AT89C51单片机。

AT9850单片机是一种带4K字节闪烁可编程可擦除只读存储器（FPEROM—FlashProgrammableandErasableReadOnlyMemory）的低电压、高性能CMOS8位微处理器，其管脚图如图3-2所示。

AT89C2051是一种带2K字节闪烁可编程可擦除只读存储器的单片机。

单片机的可擦除只读存储器可以反复擦除100次。

该器件采用ATMEL高密度非易失存储器制造技术制造，与工业标准的MCS-51指令集和输出管脚相兼容。

由于将多功能8位CPU和闪烁存储器组合在单个芯片中，ATMEL公司的AT89C51是一种高效微控制器；

AT89C51单片机为很多嵌入式控制系统提供了一种灵活性高且价廉的方案。

目前，在工业生产控制等各个领域AT89C51单片机得到广泛的应用。

图3-2AT89C51管脚图

（1）主要特性

该芯片与MCS-51兼容，具有4K字节可编程闪烁存储器，1000写/擦循环，数据保留可达10年之久，全静态工作频率为0-24Hz；

具有三级程序存储器锁定，128*8位内部RAM，32条可编程I/O线，两个16位定时器/计数器，5个中断源，可编程串行通道，低功耗的闲置和掉电模式，片内振荡器和时钟电路。

现将主要管脚作如下说明（VCC：

供电电压；

GND：

接地）：

P0口：

P0口为一个8位漏极开路双向I/O口，每脚可吸收8个TTL门电流。

当P1口的管脚第一次写“1”时，被定义为高阻态输入。

P0能够用于外部程序数据存储器，它可以被定义为数据/地址的第八位。

在FLASH编程时，P0口作为原码输入口，当FLASH进行校验时，P0输出原码，此时P0外部必须被拉高。

P1口：

P1口是一个内部提供上拉电阻的8位双向I/O口，P1口缓冲器能接收输出4个TTL门电流。

P1口管脚写入“1”后，被内部上拉为高，可用作输入。

P1口被外部下拉为低电平时，将输出电流，这是由于内部上拉的缘故。

在FLASH编程和校验时，P1口作为第八位地址接收。

P2口：

P2口为一个内部上拉电阻的8位双向I/O口，P2口缓冲器可接收，输出4个TTL门电流，当P2口被写“1”时，其管脚被内部上拉电阻拉高，且作为输入。

并因此作为输入时，P2口的管脚被外部拉低，将输出电流。

这是由于内部上拉的缘故。

P2口当用于外部程序存储器或16位地址外部数据存储器进行存取时，P2口输出地址的高八位。

在给出地址“1”时，它利用内部上拉优势，当对外部八位地址数据存储器进行读写时，P2口输出其特殊功能寄存器的内容。

P2口在FLASH编程和校验时接收高八位地址信号和控制信号。

P3口：

P3口管脚是8个带内部上拉电阻的双向I/O口，可接收输出4个TTL门电流。

当P3口写入“1”后，它们被内部上拉为高电平，并用作输入。

作为输入，由于外部下拉为低电平，P3口将输出电流（ILL），这是由于上拉的缘故。

P3口也可作为AT89C51的一些特殊功能口，P3口同时为闪烁编程和编程校验接收一些控制信号。

P3口备选功能表如表3-1所示。

表3-1P3口备选功能表

P3口

备选功能符号

备选功能

P3.0

RXD

串行输入口

P3.1

TXD

串行输出口