PCB Design Guide.docx

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PCBDesignGuide

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AppendixA

A1.PCBBASIC

1.使用正確的拓樸如Microstrip及Stripline.

2.依據應用範圍及nets數目,選擇最佳的stackup,所有信號層

應緊臨完整的plane.

3.兩層板將power及Gndtrace散佈.

4.放置另件以分佈群依最高頻開始放到最低頻.

5.Powerplans實體比GroundPlans小於20H原則.

6.選擇正確接地方式,有串聯、並聯,單點、多點等方式.

7.低於clockate1MHZ之信號如等為單點接地.

高於1MHZ則採用多點接地.

8.下列情況將RFLoop至Ground最短化:

‧高能量RF線路及系統Ground.

‧副功能

‧多點接地的位置

‧內部連接之I/O及其控制迴路.

‧電源供應輸入端及系統Ground.

‧插卡式Connector及主系統地.

‧四邊ofPCB.

‧Cable屏蔽及ChassisGround.

9.計算所有接地點與直線之距離大於λ/20板上的最高

頻率.在直線及兩個Ground中加上Groundstitch.

10.有信號繞線層緊臨─PowerPlane

11.絕對不要在ImagePlane走信號,但Moat（壕溝）可接受,但要使信號層的trace不跨過Moat,且Ground不要斷續.

12.切勿將兩信號層緊臨.每一信號層必須相臨─ImagePlane.

13.將PCB依功能分成數個部份,從高頻、中頻,至低頻區若有必要利用Mots或分隔區隔離各部份.

14.將PartitionGnd及各機能接至愈多且愈短愈好

15.使用適當Logicfamily不要使用高速的Logic在低速環境.因高速的轉態速度快相對RF的頻寬亦較大.

16.將另件的電感效應降至最低.最好不用Socket在TH的另件

上.

17.另件最好選用POWER及GND在中間PIN而不是角落.如此

可將Lead電感由GNDLoop的Decoupling減至最小.

18.避免有的突波電流進入另件腳.如此會將突波電流經另

件注入高頻Switching（切換）noise至電源.

A2.Bypassing及Decoupling

1.可依用途選擇電容.用在decoupling、bypassorbulking.

2.依電路特性決定為bypassordecoupling利用串、並、……計算出

共振頻率.

3.選擇decouplingcap時要考慮,SourceCharge至device.這是因為需計

算出若同時所有Pins做Switching時的頻率及RF必須被抑制.

4.考量使用直立or躺式電容的Lead長度.這是因為要特別考量自振頻率範圍.

5.電容最高能decoupleRFcurrent為其自振.

超過自振點,因電感性增加,另件改為電感性另件,停止移除RFCurrent.

6.Decouple電容比高頻RF能量clockedge快3ns計算出正確

值勿使用估計值or經驗值.

7.計算or測量PWR及GNDPlane的自振頻率,因Plans亦可視為Cap.

8.利用並聯方式來bypass大頻寬之RF.

9.若採用parallel方式電容,大電容可能已成電感性而小電容

仍為電容性.如此可能造成LC迴路造成諧振頻率點之

impendence為無限大,如此,此點無decoupling能力當此發生

時,改使用單顆capacitor已足夠.

10.較少顆的decoupling可能比多顆的效果好.

11.PowerPlane通常會產生Plow自振頻率的decouplingforstandardTTL.

12.電容lead愈短愈好.

13.在PCB放並聯式CAP,在Power及GND的輸入接點.

當edgerate快於3ns.

14.選擇Power及GndPin在另件中間位置.

15.使用足夠的bulkcap以供應localized的DC電壓及電流通常

decouplingcap,會同時擁有bulk及RFcurrent功能.

16.在所有Powerconnectors加bulkcap,並在對邊及遠端亦加上.

17.計算出正確DC的電壓ratingfor所有電容.

18.若使用太多decouplingcap可能造成PS負擔過重.

A3.Clock

1.將clock及osc放在隔離的clockGen、區域.

使用GNDPlane及CaseShild將osc及相關的高速,高電流logical.

將放在靠近GND的線區及遠離Moats區.

2.Clock線路直接Layout在PCB上,勿使用Socket.

3.若使用logicalGND時,下列要遵守:

●

Clock線路及logicalGND緊臨Groundstitch位置及束縛至

ChassisGND連接.GndShape

●將logicalGndPlane及主Ground連接用manyVias.

●不要用Soldermask在shape.

●將supportcircuit,buffers…..及resistor在LogicalGndPlane.

4.計算出clocktrace的impendence做control.

5.小心propagationdelay.

6.計算出所有另件的Leading並使用正確的series和/或

Paralleltermination.

7.頻率愈高串聯電阻愈重要阻抗必須匹配.

Zº=Zs+Zr（Perfectmatch）

8.DecoupleClock之電容自感頻率必須高ClockGen的Harmonics可能有1or2顆Capfordecouple.

9.PCB的自振f為200~400MHz使用此可得最佳益處.

10.Clocktrace儘量不要有VIA.每增加1個Via約增加3nH.Via會造

成impendence不正確orEMI發射.

11.線愈寬,impendence愈小.

12.勿將Clocksignal靠近I/O區.在靠近I/O區2inchs使用最慢速的

logic,3”為中速.但此非必須.

13.保持阻抗及trace平衡以降反射波至最小.

14.Clock信號必須以傳輸線想法來layout以降低或避免反射波,ringing及RF共模電流.

15.計算及測量clock及週期波或高轉換波信號利用4-14至4-17

公式,決定拉線是否過長,若過長則termination便成必須.

16.若拉線須很長依傳輸線方式來Layout.

17.依clocktrace之特性阻抗來terminate.

18.Clock信號只route在一面,此layer必須與imagePlane相鄰.若有

可能routeclocktrace在Stripline.或在bottomside在microstrip.

19.不要在layer間jump,如此會中斷RF的decoupling這是因為RF

的迴流被打斷.若Trance必須要跨Plane使用GNDVia在每一

layer的Jumper再旁使planecontinual.

20.Microstrip可允許最快的signaledge.如此可允許較大的RF電流

21.Stripline則可有效抑制RFEmission,但signaledge會慢下來.（PS）

22.單層or雙層板clock必須加Groundtrace或遵守3-Wrule.如此可降低Crosstalkand提供RFcurrent迴流.

23.Highthreatsignal則使用Shunttrance如此可得到額外的GroundreturnPath.且使用dualstripline拓樸.

24.當使用Groundorshunttrace時.使連接至Gndplane在不規則的內部

Route.對稱的Gound會產生諧振電路導致在特別的頻率諧波或特定的波長.

25.使用Guard及shunttrace允許for同軸bused的傳輸線存在板子的中間.（可能是:

使用Guard及shunttrace在板子中間可能如同Coaxial

的傳輸線）

26.勿在Guardtrace內放入2條信號,除非是differentialsignal.

27.Crosstalk可採用Guardtrace或3-W方式來降低.

28.另一避免技術Crosstalk則是rout並聯線路,以2mil/inch方式隔開.例如tracelength=5”則Space=2x5=10mil

29.Clock線拉法應為放射狀而非daisychain方式另加上seriesresistor.

30.串聯電阻>Sourceimpendence

31.不要使用Stubor“T”接法在Clocksignal除非是短路.

32.計算decoupling數值,以保証work.

33.超過5MHz之信號使用OSC低於使用XTAL.

34.OSC外殼亦接地.

35.3-W理論forcrosstalk.

A.4InterconnectsandI/O

1.interconnectsandI/O皆需提供EMI及ESD保護功能,包括FP顯示指示及控制,I/O內部連接,空的連接頭無週邊驅動蓋,介面設備.

2.將logic及I/O控制儘可能靠近I/OConnectors,如此可降低tracelength及RF的共模,斥模電流.並在控制IC及間放置

filtering另件.

3.金屬I/O接頭由360∘與chassisGND包覆.

4.I/O要遠離高速信號如CPU及快速信號.

5.將digitallogic及Analog之Power及GND分開.

6.為得到乾靜區,將I/O之GNDAND/ORPower隔離.

7.利用圍籬方式隔離RFnoise.

利用decouplingCap將fenceGND接至GND.

8.利用partition或Moats將noise及quiet區隔開.

Moat是沒有copper在Addlayers,含電源、GND及信號連接Moats兩端的是使用Common–modechokes（datalinefilters）,隔離變壓器或橋.拉這些線由Quietarea從bridgeor資料線濾波器

將bridge的兩端接地（最好使用多點接地）到chassisGND使用螺絲或相似品.

接地可移除在電源層的高頻RF電流,此RFgound-noise是

經由Partitioned所造成的電壓移動.（5.2）

9.使用Item8所表示之元件連接noisy及Quiet區域.

10.不要使用非必要的電感性元件來處理signal及迴流.

信號迴流可能是一個GNDPlane.這包含了使用電感及

ferritebead若使用接地迴流trace來替代接地Plane至少線

寬為3倍的電源trace.

11.絕對不要通過或沿著moat走線,若要通過moats的線皆需經過bridge,若可行的話.

12.Partition每個I/O子section為單一function區域.

將I/Opartition成serial、parallel、Ethernet、SCSI、Video、Audio….等

13.在controllogic、I/Osubsection及I/Oconnector建立quietarea、Quietarea

包含所有power及groundplane.

14.不要將主動另件及非另件放入quietarea.

15.使用電容性or電感性之datalinefilter（電容性給差動模式

電感性用在共模）每一條I/Oconnector並將這些另件盡可能放在靠近I/Oconnector,並考量這些另件是否會造成信號功能性問題

16.在Datalinefilter之前or後放置bypass若放在I/Oconnector及filter間選擇至少耐壓1500V電容以避免ESD造成破壞.

17.在I/O線路預留bypassCap.這些電容只有當有要求or功能上才裝上.

18.將所有I/OGNDbracket接到chassisGnd除非單點或隔離接地

是必須的,並採用多點連接bracket及PCBGND.

如此可將gndloop降至最短,若無外接I/O連接則將信號

地與chassisgnd隔離.

19.小心單、多點接地的位置,取最多優點的方式.

20.在LAN時,將信號以common-choke來filter並利用Moat來將此線路徹底隔離.使用電容性Common-modechoke超過networkSpec.

21.在Videocontrol及I/Oconnector加上π型filter,π型儘可能放在

I/Oconnector.

DigitalGnd及AnalogGnd則透過inductor或ferritebead連接.

所有amalog線及另件勿超過analog隔離Plane

22.將audio介面分割成3個區域:

Digital、Analog及Audio.

將Digital及經由bridge連接在audiochip或儘可能接近.

所有這些Digital及Analgtraces皆經由此bridge包括AnalogPower.

將analog及Audio以moat及Datalinefilter來隔離.

不要將AudioGnd接至ChassieGnd或Analoggnn.

不要將未隔離保護的Audiocable接到analoggnoorchassisgnd.

23.連接到外面的線若有AC或DC需加Fuse,

這是安規上的要求.

24.為了產品安全,若線路含有高的ACorDC（742.2）需有

相當的空間來保護及必免電子及錯誤發生.

A.5ElectrostaticDischargeProtection（ESDProtection）

1.所有I/O信號皆須有ESD保護.可使用Sparkgaps,Tranzorbs,高電壓電容,RC/LCFilters等電感性另件比電容性另件效果

更佳.使用多層板亦可增加immunitylevelforESD

2.使用下列技術使Groundloops最短化.

●使所有電源trace儘可能靠近GNDTrace.

●信號線儘可能接近GND.

●使用Bypass電容過濾高、低頻自振頻率ESD.

●使trace儘可能短.

●儘量把未使用的Area填入groundplane

●將Gnd及chassisGnd連接asmanyplacesaspossible.

●將對ESD敏感之元件及電路MoatorPartition以遠離.

●使所有chassisgnd連接至lowZ使緊密.

●內層Gnds希能包住（surround）每一Plate,並以來TH達成最

短的GNDLoop.

3.安裝設定一個（上、下層）在週邊另件以防止ESDcoupling至Logic區域.

放電仍有可能經由Interconnect造成Lockup.

在每隔Groundband,1/2inch處加Gnd來接到ChassisGnd.

這樣可提供Low–Z路徑給ESD能量放電.

不要在Guardband加上soldermask.

4.將非隔離的ChassisGnd與trace分離至少0.09“.

5.ChassisGnd的trace必須長寬比小於4:

1,同任何的“bondStrap“.

6.將所有logic及filter元件儘可能靠近I/Oconnector.

7.若Power及filter在board是被放成Gridon的方式,將聚集在以

減少looparea.

8.儘可能inputPower遠離edges或足夠承受ESD若有可能將

Power接頭放在板子中間,Backplane的Power接頭通常被嚴格要求如此做.

所以bac