基于VHDL的数字频率计的设计与仿真毕业设计1 精品Word文档下载推荐.docx

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60年代以来，在半导体器件和计算机技术发展的基础上，结合电测技术创造出了完全新的数字式仪表。

它在测试方法、原理、仪器结构和操作方法上完全与前面所讲的模式式仪表不同，在质的方面也有很大的飞跃，70年代以来，把微型计算机的功能引入数字仪表，产生了新型智能化仪表，它具有程序控制、信息储存数据处理和自动检修功能，使数字仪表向高准确度、多功能、高可靠性和低价格方面大大迈进了一步。

近代的数字频率计就其功能而言，早已超出了早期只能测量频率的范畴，而具有测量周期、频率比、脉冲时间、累加计数等用途，并能输出标准频率、时标脉冲、闸门时间脉冲及编码信号等，成为一机多能、测频范围宽、测量精度高、测量速度快、自动化程度高、直接数字显示、操作简便的常用电子仪器，它在教学、科研、生产、国防中得到广泛使用。

现如今到处可见到处理离散信息的数字电路。

数字电路制造工业的进步，使得系统设计人员能在更小的空间内实现更多的功能，从而提高系统可靠性和速度。

而数字频率计也有了广泛的发展，从早期主要是扩展测量范围，提高测量精度、稳定度等，到如今除通常通用频率计所具有的功能外，还要有数据处理功能，统计分析功能，时域分析功能等等，或者包含电压测量等其他功能。

目前应用现代技术可以轻松地将频率计的测频上限扩展到微波频段。

1.3常用数字频率计的测量方法

全同步频率测量法：

在给出参考闸门信号后，通过一个脉冲同步检测器检测被测信号脉冲沿和标准时钟信号脉冲沿的同步信息，当它们同步就开始计时；

参考闸门关闭后，亦检测被测信号脉冲沿和标准时钟信号脉冲沿的同步信息，当它们同步则停止计时。

对于任意的标准时钟和被测信号，要找到两者脉冲完全同步的时刻来开启、关闭闸门是不现实的，但有可能找在实现脉冲同步检测电路时，也存在一个脉冲同步检测的误差范围。

若以这个脉冲同步检测电路检测到脉冲同步的时刻作为开关信号，可以使得实际闸门的开关发生在标准时钟和被测信号都足够接近的时刻，从而达到计算值量化误差的最小化。

M/T法：

是目前使用比较广泛的一种频率测量方法。

其核心思想是通过闸门信号与被信号同步，将闸门时间T控制为被测信号周期的整数倍。

M/T法通过提高标准时钟频率或加大门闸门时间来提高频率测量精度，而全同步频率测量法可以使用较低标准时钟频率、较短闸门时间来获得较好的频率测量精度。

本文提出的全同步频率测量方法可以在较低的标准时钟频率、较短的闸门时间条件下显著提高频率测量的精度，适用于各种频率测量场合。

被除数与除数的倒数相乘法：

即将除数作为寄存器的地址，其倒数的小数部分作为寄存器的内容，通过一次寄存器寻址来计算除数的倒数。

这种方法在一个时钟周期内即可完成一个完整的除法运算，虽然速度较高，但对于多字节除法运算，不仅程序复杂，而且占用资源较多。

根据频率计的实际情况，本设计采用串行除法运算，利用多个时钟周期完成一个完整的除法运算，从而兼顾了频率计对速度和资源两方面的要求。

高速串行BCD码除法：

是建立在BCD码减法运算基础上的循环运算。

用被除数减除数得到部分余数的BCD码，如果够减，则使商加1；

否则，余数和商同时左移四位，并记录移位的次数m，根据对有效位数的不同要求，可以m进行赋值，如果要求保留8位有效数字，则m=8。

在这种循环除法运算中，减少循环的次数是提高运算速度比较有效的方法。

在一般循环式除法运算中，是从低位开始进行循环相减，循环次数等于商。

采用VHDL语言设计一个复杂的电路系统，运用自顶向下的设计思想，将系统按功能逐层分割的层次化设计方法进行设计。

在顶层对内部各功能块的连接关系和对外的接口关系进行了描述，而功能块的逻辑功能和具体实现形式则由下一层模块来描述。

根据频率计的系统原理框图，运用自顶向下的设计思想，设计的系统顶层电路图。

各功能模块采用VHDL语言来描述。

在计数模块中，通过译码完成的信号和标准信号计数器的溢出信号对门控信号进行控制。

可以根据不同的情况选择门控信号的时间范围，使设计具有一定的灵活性。

2VHDL简述和QuartusII概述

2.1VHDL的发展

VHDL诞生于1982年。

在1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言，自IEEE公布了VHDL的标准版本，IEEE-1076（简称87版）之后，各EDA公司相继推出了自己的VHDL在电子设计领域得到了广泛的接受，并逐步取代了原有的非标准的硬件描述语言。

而VerilogHDL是由GDA（GatewayDesignAutomation）公司的PhilMoorby在1983年末首创的，最初只设计了一个仿真与验证工具，之后又陆续开发了相关的故障模拟与时序分析工具，1985年Moorby推出它的第三个商用仿真器VerilogXL，获得了巨大的成功，从而使得VerilogHDL迅速得到推广应用。

1989年CADENCE公司收购了GDA公司公开发表了VerilogHDL，并成立LV1组织以促进VerilogHDL成为IEEE标准，即IEEEStandard1364-1995.

VHDL的英文全名是VHSIC（VeryHighSpeedInteratedCircuit）HardareDescriptionLanguage,支持各种模式的设计方法：

自顶向下与自底向上或混合方法，在面对当今许多电子产品生命周期的缩短，需要多次重新设计以其融入最新技术、改变工艺等方面，VHDL具有良好的适应性。

用VHDL设计的最大优点是设计者可以专心致力于其功能的实现，而不需要对不影响功能的与工艺有关的因素花费过多的时间和精力。

2.2VHDL的特点

VHDL语言主要用于描述数字系统的结构，行为，功能和接口。

VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可是部分，及端口）和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。

在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。

这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。

VHDL程序组成部分由实体、构造体、配置、包集合、库5个部分组成。

各组成部分的作用是:

（1）实体:

用于描述所设计的系统的外部接口信号。

（2）构造体:

用于描述系统内部结构和行为。

（3）配置:

用于从库中选取不同单元（器件）来组成系统设计的不同版本。

（4）包集合:

存放各设计模块都能共享的数据类型,常数和子程序等。

（5）库:

可由系统工程师生成或由ASIC芯片商提供，以便在设计中共享。

VHDL语言能够成为标准化的硬件描述语言并获得广泛应用，它自身必然具有很多其他硬件描述语言所不具备的优点。

所以VHDL具有如下系统优势:

（1）与其他的硬件描述语言相比，VHDL具有更强的行为描述能力，从而决定了他成为系统设计领域最佳的硬件描述语言。

强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证。

（2）VHDL丰富的仿真语句和库函数，使得在任何大系统的设计早期就能查验设计系统的功能可行性,随时可对设计进行仿真模拟。

（3）VHDL语句的行为描述能力和程序结构决定了他具有支持大规模设计的分解和已有设计的再利用功能。

符合市场需求的大规模系统高效，高速的完成必须有多人甚至多个代发组共同并行工作才能实现。

（4）对于用VHDL完成的一个确定的设计，可以利用EDA工具进行逻辑综合和优化,并自动的把VHDL描述设计转变成门级网表。

（5）VHDL对设计的描述具有相对独立性，设计者可以不懂硬件的结构，也不必管理最终设计实现的目标器件是什么，而进行独立的设计。

（6）VHDL语言支持自上而下（TopDown）和基于库（LibraryBase）的设计方法，还支持同步电路、异步电路，FPGA以及其他随机电路的设计；

（7）VHDL语言具有多层次描述系统硬件功能的能力可以从系统的数字模型直到门级电路，其高层次的行为描述可以与低层次的RTL描述和结构描述混合使用，还可以自定义数据，给编程人员带来较大的自由和方便；

（8）VHDL具有电路仿真与验证功能，可以保证设计的正确性，用户甚至不必编写如何测试向量便可以进行源代码级的调试，而且设计者可以非常方便地比较各种方案之间的可行性及其优劣，不需要任何实际的电路实验；

（9）VHDL语言可以与工艺无关编程；

（10）VHDL语言标准、规范，易于共享和复用。

2.3VHDL语言结构

图2.1VHDL程序结构框图

图2.1中是VHDL的全部结构，但实际上并不需要全部结构，就像在许多设计项中大部分工程师只用到VHDL其中的30%的语法；

通常图2.2结构才是基本和必须的。

USE定义区

ENTITY定义区

ARCHITETURE定义区

图2.2VHDL程序基本结构

2.4集成开发软件QuartusII

QuartusII是Altera公司推出的新一代开发软件，适合于大规模逻辑电路设计，其设计流概括为设计输入、设计编译、设计仿真和设计下载过程。

QuartusII支持多种编辑输入法，包括图形编辑输入法,VHDL,VerilogHDL和AHDL的文本编辑输入法，符号编辑输入法，以及内存编辑输入法。

QuartusII与MATLAB和DSPBuilder结合可以进行基于FPGA的DSP系统开发，是DSP硬件系统[9]实现的关键EDA工具，与SOPCBuilder结合，可实现SOPC系统开发。

Quartus（R）II软件中的工程由所有设计文件和与设计有关的设置组成。

可以使用QuartusIIBlockEditor、TextEditor、MegaWizard（R）Plug-InManager（Tools菜单）和EDA设计输入工具[10]建立包括Altera（R）宏功能模块、参数化模块库（LPM）函数和知识产权（IP）函数在内的设计。

可以使用Settings对话框（Assignments菜单）和AssignmentEditor设定初始设计约束条件。

如图2.2所示为设计输入流程图。

图2.3设计输入流程图

这次设计将以QuartusII软件来进行各个数据的操作，将仿真的图形数据来分析该课题。

本设计所选择的QuartusII文本编辑输入法，在文本编辑窗口中完成VHDL设计文件的编辑，然后对设计文件进行编译、仿真操作。

此次设计中主要应用到了QuartusII的VHDL语言的编程和图形仿真。

3系统设计方法概述

3.1电子系统的设计方法

现代电子系统一般由模拟子系统、数字子系统和微处理器子系统三大部分组成。

从概念上讲，凡是利用数字技术处理和传输信息的电子系统都可以称为数字系统。

传统的数字系统设计只能对电路板进行设计，通过设计电路板来实现系统功能[4]。

利用EDA工具，采用可编程器件，通过设计芯片来实现系统功能，这种方法称为基于芯片的设计方法。

新的设计方法能够由设计者定义器件的内部逻辑，将原来由电路板设计完成的大部分工作放在芯片的设计中进行。

这样不仅可以通过芯片设计实现多种数字逻辑系统，而且由于管脚定义的灵活性，大大减轻了电路图设计和电路板设计的工作量和难度，从而有效的增强了设计的灵活性，提高了工作效率。

同时，基于芯片的设计可以认减少芯片的数量，缩小系统体积，降低能源消耗。

如图3.1[6]所示为电子系统的传统设计方法和基于芯片的设计方法比照。

可编程器件

固定功能元件

电路板的设计

芯片设计

电子电路

电子系统

〔a）传统设计方法（b）基于芯片设计方法

图3.1电子系统的传统设计方法和基于芯片的设计方法比照

可编程逻辑器件和EDA技术给今天的硬件系统设计者提供了强有力的工具，使得电子系统的设计方法发生了质的变化。

现在，只要拥有一台计算机、一套相应的EDA软件和空白的可编程逻辑器件芯片，在实验室里就可以完成数字系统的设计和生产。

3.2“自顶向下”与“自顶向上”的设计方法

过去，电子产品设计的基本思路一直是先选用标准通用集成电路片，再由这些芯片和其他元件自下而上的构成电路、子系统和系统。

这样设计出的电子系统所用元件的种类和数量均较多，体积与功耗大，可靠性差。

随着集成电路技术的不断进步，现在人们可以把数以亿计的晶体管，几万门、几十万门、甚至几百万门的电路集成在一块芯片上。

基于EDA技术的设计方法为“自顶向下”设计，其步骤是采用可完全独立于目标器件芯片物理结构的硬件描述语言，在系统的基本功能或行为级上对设计的产品进行行为描述和定义，结合多层次的仿真技术，在确保设计的可行性与正确性的前提下，完成功能确认。

然后利用EDA工具的逻辑综合功能，把功能描述转换为某一具体目标芯片的网表文件，经编程器下载到可编程目标芯片中（如FPGA芯片），使该芯片能够实现设计要求的功能。

这样，一块芯片就是一个数字电路系统[5]。

使电路系统体积大大减小，可靠性得到提高。

半导体集成电路己由早期的单元集成、部件电路集成发展到整机电各集成和系统电路集成。

电子系统的设计方法也由过去的那种集成电路厂家提供通用芯片，整机系统用户采用这些芯片组成电子系统的“bottom-up”（自底向上）方法改变为一种新的“top-down”（自顶向下）设计方法[7]。

在这种新的设计方法中，由整机系统用户对整个系统注行方案设计和功能划分，系统的关键电路用一片或几片专用集成电路ASIC来实现，且这些专用集成电路是由系统和电路设计师亲自参与设计的，直至完成电路到芯片版图的设计，再交由IC工厂加工，或者是用可编程ASIC（例如CPLD和FPGA）现场编程实现。

3.3数字频率计系统组成

系统主要由4个电路模块组成，分别是：

测频控制信号发生器电路，计数模块电路，动态扫描电路sm和显示译码驱动电路。

因为是4位十进制数字频率计，所以计数器需用4个。

由于实验硬件要求所以设计一个动态LED数码管显示即扫描模块。

当系统正常工作时，脉冲发生器提供的1HZ的输入信号，经过测频控制信号发生器进行信号的变换，产生一个2秒的计数信号和一个清零信号，被测信号被送入计数模块，计数模块对输入的矩形波进行计数，然后将计数结果送入动态扫描电路进行选择输出，输出结果由显示译码驱动电路将二进制表示的（BCD码）计数结果转换成相应的十进制结果，在数码管上可以看到计数结果。

3.4目标芯片EP1C3T100C

目标芯片[11]选用Altera公司生产的FPGA产品EP1C3T系列[9]中的EP1C3T100C，它具有高密度、低成本、低功率等特点，利用EP1C3T系列CPLD可编程逻辑器件的EAB可在系统中实现逻辑功能和存贮功能。

它采用了重复可构造的CMOSSRAM工艺，并把连续的快速通道互连与独特的嵌入式阵列结构相结合，同时可结合众多可编程器件来完成普通门阵列的宏功能。

每一个EP1C3T器件均包括一个嵌入式阵列和一个逻辑阵列，因而设计人员可轻松地开发集存贮器、数字信号处理器及特殊逻辑等强大功能于一身的芯片。

图3.2EP1C3T100C芯片外观图

4频率计方案的设计

4.1频率计的基本原理

频率计又称为频率计数器，是一种专门对被测信号频率进行测量的电子测量仪器。

数字频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟，通常情况下计算每秒内待测信号的脉冲个数,此时我们称闸门时间为1秒。

闸门时间也可以大于或小于一秒。

闸门时间越长，得到的频率值就越准确，但闸门时间越长则每测一次频率的间隔就越长。

闸门时间越短，测的频率值刷新就越快,但测得的频率精度就受影响。

数字频率计的主要功能是测量周期信号的频率。

频率是单位时间（1S）内信号发生周期变化的次数。

如果我们能在给定的1S时间内对信号波形计数，并将计数结果显示出来，就能读取被测信号的频率。

数字频率计首先必须获得相对稳定与准确的时间，同时将被测信号转换成幅度与波形均能被数字电路识别的脉冲信号，然后通过计数器计算这一段时间间隔内的脉冲个数，将其换算后显示出来。

其最基本的工作原理可以简述为：

当被测信号在特定时间段T内的周期个数为N时，则被测信号的频率f=N/T。

频率计主要由四个部分构成：

时基（T）电路、输入电路、计数显示电路以及控制电路。

在一个测量周期过程中，被测周期信号在输入电路中经过放大、整形、微分操作之后形成特定周期的窄脉冲，送到主门的一个输入端。

主门的另外一个输入端为时基电路产生电路产生的闸门脉冲。

在闸门脉冲开启主门的期间，特定周期的窄脉冲才能通过主门，从而进入计数器进行计数，计数器的显示电路则用来显示被测信号的频率值，内部控制电路则用来完成各种测量功能之间的切换并实现测量设置。

频率测量的基本原理是计算每秒钟内待测信号的脉冲个数.测频的基本原理要求测频控制信号发生器的计数使能信号能产生一个1s脉宽的周期信号，并对频率计的每一个计数器的使能端进行同步控制。

当使能信号为高电平时允许计数，为低电平时停止计数，并保持其所计脉冲个数。

在停止计数期间，首先需要一个锁存信号的上跳沿将计数器在前1s的计数值锁存进锁存器中，并由外部的7段译码器译出，并稳定显示。

锁存信号之后，必须有一个清零信号对计数器进行清零，为下1s的技术操作做准备。

其中控制信号频率始终为1Hz，那么使能信号的脉宽正好为1s，可以用作技术闸门信号。

然后根据测频的时序要求，可得出锁存信号和清零信号的逻辑描述。

计数完成后，利用技术使能信号反向值的上跳沿产生一个锁存信号。

0.5s后，清零信号产生一个清零信号上跳沿。

计数器的特殊之处是，有一时钟使能输入端，用于锁存计数值。

当高电平时计数允许，低电平时计数禁止。

锁存器的设计要求:

若已有24位BCD码存于此模块的输入口，在锁存信号的上跳沿后即被锁存到寄存器内部，并由寄存器的输出端输出，然后有实验箱上7段译码器译成能在数码管上显示输出的相应数值。

只要知道了N和T就可以求得频率。

常用数字频率测量方法有M法、T法和M/T法。

M法是在给定的闸门时间内测量被测信号的脉冲个数，进行换算得出被测信号的频率。

这种测量方法的测量精度取决于闸门时间和被测信号频率。

当被测信号频率较低时将产生较大误差，除非闸门时间取得很大。

所以这种方法比较适合测量高频信号的频率。

T法是通过测量被测信号的周期然后换算出被测信号的频率。

这种测量方法的测量精度取决于被测信号的周期和计时精度，当被测信号频率较高时，对计时精度的要求就很高。

这种方法比较适合测量频率较低的信号。

M/T法具有以上两种方法的优点，它通过测量被测信号数个周期的时间然后换算得出被测信号的频率，可兼顾低频与高频信号，提高了测量精度。

但是，M法、T法和M/T法存在±

1个字的计数误差问题：

M法存在被测闸门内±

1个被测信号的脉冲个数误差，T法或M/T法也存在±

1个字的计时误差。

这个问题成为限制测量精度提高的一个重要原因。

所以我们在设计之前必须要研究以往的设计方法，通过研究各种设计方法的优点和实用性还有他们各自的设计需要如硬件和软件的组成，我们通过研究可以看出，我发现通过用VHDL编程实现软件的仿真，在各个模块的共同作用下，通过对测量信号上升沿的计数，我们可以简单，容易的读出我们所测量的信号的频率。

4.2模块的划分

根据系统设计要求，系统设计采用自顶向下的设计方法，系统的组成框图如图4.1所示，包括时基产生与测频时序控制电路模块，以及待测信号脉冲计数电路模块和锁存与译码显示控制电路模块。

（1）时基产生与测频时序控制电路模块

时基产生与测频时序控制电路的主要产生计数允许信号EN、清零信号CLR和锁存信号LOCK。

（2）待测信号脉冲计数电路模块

待测信号脉冲计数电路是对待测脉冲信号的频率进行测量，它可由4个十进制加法计数器组成，其中EN为计数选通控制信号，CLR为计数器清零信号。

在计数器清零信号CLR清零后，当计数选通控制信号EN有效时，开始对待测信号进行计数。

如果计数选通控制信号EN的宽度为1s，那么计数结果就为待测信号的频率；

如果计数选通信号EN的宽度为100ms，那么待测信号的频率等于计数结果

10。

（3）锁存与译码显示控制电路模块

锁存与译码显示控制电路用于实现记忆显示，在测量过程中不刷新新的数据，直到测量过程结束后，锁存显示测量结果，并且保存到下一次测量结束。

锁存与译码显示电路的功能是对四位BCD码进行锁存，并转换为对应的4组七段码，用于驱动数码管。

4.3频率计的设计方案

根据频率计的测频原理，可以选择合适的时基信号即闸门时间，对输入被测信号脉冲进行计数，实现测频的目的。

在这个设计前，我们加入了一项测试周期的功能。

在实验过程中，要在频率计提供的基信号和输入信号之间做出选择，充当时基信号即闸门时间。

当测频率的时候，要以输入信号作为时钟信号，因为输入信号的频率大于频率计提供的基准频率，在频率计提供的基准信号周期内，计算输入信号的周期数目，再乘以频率计基准频率，就是输入信号的频率值了。

此时的时基信号为频率计的基准信号。

当测周期的时候，要以频率及提供的基准信号作为时钟信号，因为频率及提供的时基频