5PCB电磁兼容设计.docx

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5PCB电磁兼容设计

电磁兼容技术讲座

PCB电磁兼容设计

BorisMa

PCB电磁兼容设计

基本内容

　信号的频谱分析

干扰源分析

　布线设计技术

　叠层设计技术

地线设计技术

布局设计技术

信号完整性（SI）分析

2

PCB电磁兼容设计

1

V（t）

信号的频谱分析

τ=d+tr

0.5

τ

tr

d

tr

t

V（t）=

⎜

T

∞

n=1

T

2ðn

T

t+√n）

Cn=2

√n=−

nð⎜nðtr

⎜sin（T）sin（T）

Tnð⎜nðtr

TT

nð（⎜+tr）

3

+∑Cncos（

T

PCB电磁兼容设计

谐波幅度

A1

信号的频谱分析

A1=2τ/T

-20dB/dec

A2

-40dB/dec

A3

A2=0.64/Tf

A3=0.2/Ttrf2

1/ðτ

1/ðtr

频率（对数）

上升（或下降）时间越短，信号所含高频分量越丰富。

4

PCB电磁兼容设计

常见逻辑器件的上升时间

举例：

如tr=10nS，则频谱带宽为BW=1/πtr=32MHz

逻辑器件是一种骚扰发射较强的、最常见的宽带骚扰源，器

件的翻转时间越短，对应的逻辑脉冲所占的频谱越宽。

5

逻辑族

CMOS

HCMOS

TTL

LSTTL

STTL

开关时间

50nS

9nS

10nS

5nS

3nS

PCB电磁兼容设计

ΔI噪声干扰

1

2

寄生电容

3

4

6

PCB电磁兼容设计

导线的阻抗

7

频率

Hz

d=0.65cm

10cm1m

d=0.27cm

10cm1m

d=0.06cm

10cm1m

d=0.04cm

10cm1m

10Hz

51.4∝

517∝

327∝

3.28m

5.29m

52.9m

13.3m

133m

1k

429∝

7.14

m

632∝

8.91m

5.34m

53.9m

14m

144m

100k

42.6m

712m

54m

828m

71.6m

1.0

90.3m

1.07

1M

426m

7.12

540m

8.28

714m

10

783m

10.6

5M

2.13

35.5

2.7

41.3

3.57

50

3.86

53

10M

4.26

71.2

5.4

82.8

7.14

100

7.7

106

50M

21.3

356

27

414

35.7

500

38.5

530

100M

42.6

54

71.4

77

150M

63.9

81

107

115

PCB电磁兼容设计

共模干扰与差模干扰

PCB电磁兼容设计

共模干扰

E=KfLI

E--幅射电场强度（远场）

f--电流频率

L–线的长度

I–共模电流大小

PCB电磁兼容设计

差模干扰

E=Kf2AI

E--幅射电场强度（远场）

f--电流频率

A--回路面积

I--回路中电流大小

PCB电磁兼容设计

电路的差模抗扰性

ε=KfAH

~

ZG

V

H

ZL

ε–电路上的干扰电压

f–干扰电磁场频率

A--回路面积

H–干扰磁场

11

PCB电磁兼容设计

串扰

当一根信号线上有高频电流流过时，在PCB板上

与之相邻的信号线上就会感应出干扰电压。

D

trace1

H

H

trace2

串扰=

K（tr,L）

D2

H

12

1+（

）

PCB电磁兼容设计

一个重要的设计原则

布局、布线时应使所有信号回路

面积（特别是高频信号和敏感信

号回路面积）尽可能小。

PCB电磁兼容设计

信号回流

信号频率较高时

的回流分布

PCB电磁兼容设计

布线设计原则

3W原则

对于时钟线、差分线对、复位线及其它高速强

辐射或敏感线路，当线宽为W时，其与相邻线

径的中心线距应大于3W。

15

PCB电磁兼容设计

布线设计原则

有过孔存在时的3W原则

过孔

W

W

3W

W

≥W

W

W

3W

W

地层

16

PCB电磁兼容设计

布线设计原则

差分线对的3W原则

差分线对

≥W

W

≥2W

W

W

W≥2W

W

≥W

此间距可根据差分线对的阻抗要求进行调整

17

PCB电磁兼容设计

布线设计原则

单面板

双面板

18

PCB电磁兼容设计

布线设计原则

高速信号线不要在分割区上跨越，不要

在无关的参考平面上方穿行。

19

PCB电磁兼容设计

布线设计原则

地线应该尽量宽，使其有足够的电流承

载能力和最小的电感

所有高频信号或敏感信号必须紧靠完整

的参考平面布线，以保证其有最小的信号

回路和连续的阻抗，从而减小信号的反射

和辐射，提高信号的稳定性。

20

PCB电磁兼容设计

布线设计原则

在模拟电路和射频电路设计中，以及没有电源地平面的双

面板中，常常用保护线来对关键信号进行保护，使其免受

其它信号的串扰。

一般保护线连接地网络，并在线的两端

与地相接。

频率很高时，保护线上用多个过孔接地，过孔

之间的距离应小于板上最高频率所对应波长（λ）的1/20。

对于有完整地平面的数字电路，一般不用保护线。

21

PCB电磁兼容设计

布线设计原则

高频信号或敏感信号应避免太多的过孔

22

PCB电磁兼容设计

布线设计原则

差分对应平行等距等时延走线，保持对称，使

电路对共模干扰有良好的抑制。

高速信号的走线不允许出现锐角和直角。

1GHz以

上的信号应该尽量使用圆弧走线。

为了减少高频信号的辐射和干扰，高频信号尽量安

排在内层。

当走线的长度大于信号频率所对应波长

（λ）的1/20时必须走内层。

23

PCB电磁兼容设计

布线设计原则

I/O信号应避开高速和高di/dt信号等干扰源。

连接器上应该安排足够的接地管脚。

滤波电容

隔离变压器/

光耦隔离器

电源线连接

地线连接

信号滤波器

干净区域

时钟电路、

高速电路

桥

24

壕沟

PCB电磁兼容设计

布线设计原则

时钟线应避免换层

？

25

PCB电磁兼容设计

布线设计原则

　任意相邻的信号层应尽可能采取

垂直正交的布线方向。

S1

Ground

S2

S3

Ground

S4

26

PCB电磁兼容设计

扁平电缆的使用

最好

较好

较好但端接困难

差

27

PCB电磁兼容设计

共模干扰的抑制

高频磁环

PCB

共模回路

PCB

28

PCB电磁兼容设计

叠层设计

四层板

Top

Ground

Power

Bottom

Top

Power

Ground

Bottom

PCB电磁兼容设计

叠层设计

六层板（性能一般）

Top

Ground

S1

S2

Power

Bottom

Top

S1

Ground

Power

S2

Bottom

PCB电磁兼容设计

叠层设计

六层板（性能好）

Top

Ground

S1

Power

Ground

Bottom

PCB电磁兼容设计

叠层设计

八层板

性能一般

Top

Ground

S1

Power

S2

S3

Ground

Bottom

性能好

Top

Ground

S1

Power

Ground

S2

Ground

Bottom

PCB电磁兼容设计

叠层设计

十层板

Top

Ground

S1

S2

Power

Ground

S3

S4

Ground

Bottom

Top

Ground

S1

Power

S2

S3

Ground

S4

Ground

Bottom

PCB电磁兼容设计

叠层设计

十层板（性能好）

Top

Ground

S1

Ground

S2

Power

Ground

S3

Ground

Bottom

PCB电磁兼容设计

地层设计

20H原则

10H→

20H→70%

100H→98%

20H→3mm

PCB电磁兼容设计

20H原则

Digitalground

Digitalpower

20H

Moat

20H

Analogground

Analogpower

PCB电磁兼容设计

地层设计

对于多层板，应保证地平面的完整性，

地平面内不应有大的开口。

优点：

：

提供较稳定的参考电平

提供小的信号回路面积

使信号线具有确定的和较均匀的特性阻抗

可以控制信号间的串扰

PCB电磁兼容设计

地层设计

地层内一般禁止布设信号线

38

PCB电磁兼容设计

地层设计

当PCB中有多个地平面层时，应该在板上用较多分散的过孔将

地平面连接在一起，特别在信号集中换层的地方，以便为换层

的信号提供较短回路和降低辐射。

如在平面的四周用过孔将地

平面连接在一起，可以有效的降低PCB对外的辐射。

39

PCB电磁兼容设计

关于地层的分割

分割--适用于数字电路与模拟电路之间没有信号联系

布局时将数字电路和模拟电路

分开，器件排列尽量紧凑，布

线时避免数字电路的信号跨越

模拟电路区域，避免模拟电路

的信号跨越数字电路区域。

两

个区域隔离足够的距离。

数字

地与模拟地分割，然后在插座

处单点连接，见左图。

这样能

最大限度地抑制数字电路对模

拟电路的干扰。

PCB电磁兼容设计

关于地层的分割

分割+桥接--适用于数字电路与模拟电路之间联系的信号线较少且集中

PCB电磁兼容设计

关于地层的分割

A/D或D/A器件的接地

A

VA

VA

A/D

VD

VD

Buffer

Latch

AGND

模拟地平面

DGND

数字地平面

42

PCB电磁兼容设计

关于地层的分割

分区但不分割--适用于数字电路与模拟电路之间联系的

信号线较多且难以集中的情况

模拟区

╳

数字区

PCB电磁兼容设计

地层设计

　具有金属壳体的高频器件下应该

敷地平面，该地平面应采用多个过孔

与板内的地平面连接。

该敷地平面喷

锡，不要盖绿油。

44

PCB电磁兼容设计

地线设计

☯与后背板相连的插座上，地线插针应足够

多且应纵向安排，接地线与地线插针连线要

足够粗，以免形成接地瓶颈。

☯对于高频信号尤其是高频时钟信号，四周

应用地线插针包围。

45

PCB电磁兼容设计

PCB的布局设计

混合电路

布局时应该将数字电路和模拟电路分开，各区内

器件排列尽量紧凑，留出足够的隔离空间

模拟电路

数字电路

PCB电磁兼容设计

PCB的布局设计

数字电路

布局时应根据速率高、中、低速、I/O电路分区，

以减少高速电路对其它部分的干扰

PCB电磁兼容设计

PCB的布局设计

模拟电路

布局时应根据频率高、中、低进行分区，必要时

应采取屏蔽隔离措施，以减少电路之间的干扰

敏感电路应尽可能远离干扰电路，以减少干扰电

路对敏感电路的干扰

PCB电磁兼容设计

开关电流产生的问题

电源线电感

VCC

E

IC

　产生较强的辐射骚扰。

　降低VCC，影响芯片的正常工作。

PCB电磁兼容设计

解决办法

　设置去耦电容

VCC

E

C

IC

PCB电磁兼容设计

电容的作用

隔直通交（信号传输）

去耦

旁路

稳压（平滑）

其它（微分、积分、整形等）

PCB电磁兼容设计

电容的阻抗特性

理想电容

实际电容

Z

C

f

Z

C

L

fo

R

f

PCB电磁兼容设计

实际电容的特性

自谐振频率：

fo=

1

2ðLC

自谐振频率越高越好

L：

尽可能小

C：

合理选取

PCB电磁兼容设计

去耦电容的选取

C=

∆I⋅∆t

∆V

VCC

△I：

VCC脚流入的最大电流

△t：

IC的开关时间

△V：

VCC允许的压降

例：

△I=20mA

E

C

IC

△t=10nS

△V=100mV

则：

C=2nF

PCB电磁兼容设计

去耦电容的布局

去耦电容应尽可能靠近VCC脚和地之间放置

good

poor

PCB电磁兼容设计

信号完整性（SI）分析

　定义

SI问题

　传输线理论

端接匹配技术

56

信号完整性（SI）分析

定义

信号完整性（SI--SignalIntegrity）

信号在电路中以正确的时序和电压作出响应的能力。

如果电路中信号能够以要求的时序、持续时间和电压幅

度到达IC，则该电路具有较好的信号完整性。

信号完整性是保证系统稳定工作的基础

57

信号完整性（SI）分析

SI问题

　反射（reflection）

串扰（cross-talk）

　电源/地噪声（groundbounce）

58

信号完整性（SI）分析

反　射

信号的反射将引起过冲、振玲、边沿迟缓等效应。

59

信号完整性（SI）分析

引起SI问题的原因

　IC的开关速度

信号的布线设计

端接器件

60

信号完整性（SI）分析

传输线理论

考虑传输线效应的条件（模拟信号）：

信号线长度大于信号波长的二十分之一

61

信号完整性（SI）分析

传输线理论

考虑传输线效应的条件（数字信号）：

tr≤6TDelay

or

l（cm）≥3tr（ns）

90%

RiseTime

<

6*

（

PropagationDelay

）

10%

l

62

传输线理论

理论模型

u

u+du

i

L

R

i+di

x

G

x+dx

C

63

传输线理论

理论分析

传输线方程：

∂u∂i

∂x∂t

∂i∂u

∂x∂t

对稳态正弦源有：

（e

j⎤t

）

令

©=（R+j⎤L）（G+j⎤C）

R+j⎤L

G+j⎤C

©------传播常数

Zc-----特性阻抗

−

−

dU

dx

dI

dx

=（R+j⎤L）I

=（G+j⎤C）U

通解：

−©x©x

1

Zc

64

−

=Ri+L

−

=Gu+C

Zc=

U（x）=ae

+be

（ae−©x−be©x）

I（x）=

常数a,b可根据边界条件具体化

传输线上的电压与电流分布

U0

I0

U（x）

I（x）

©,Zc

Ut

It

Zt

0

x

t

X

U（x）=U0cosh（©x）−I0Zcsinh（©x）

0

0

U（x）=Utcosh（©x1）+ItZcsinh（©x1）

t

t11

（x1=t-x）

65

{I（x）=Icosh（©x）−U

sinh（©x）

Zc

{I（x）=Icosh（©x）+Usinh（©x）

Zc

传输线理论

传输线上的阻抗

定义：

Z（x）=

U（x）

I（x）

任一点的阻抗：

Z（x）=Zctanh（©x1+n）

tanh（n）=

x1=t−x

Zt

Zc

66

传输线理论

终端短路时传输线上的阻抗分布

令Zt=0，则有n=0

于是：

Z（x）=Zctanh（©x1）

对于无损耗传输线（R，G～0），有：

©=j®=j

2ð

⎣

（®=⎤LC）

于是有：

Z（x）=jZctan（

2ð

⎣

x1）

67

传输线理论

终端短路时传输线上的阻抗分布

10

9

8

7

6

5

4

3

2

1

0

0

0.1

0.2

0.3

0.4

0.5

0.6

0.7

0.8

0.9

1

x1/λ

距终端四分之一波长处的阻抗为无穷大，相当于开路

68

abs（Z（x）/Zc）

传输线理论

负载阻抗等于特性阻抗时

传输线上的阻抗分布

令Zt=Zc则有：

tanh（n）=

Zt

Zc

=1

n=∞

于是：

Z（x）=Zctanh（©x1+n）

=Zctanh（∞）

=Zc

如果负载阻抗等于传输线的特性阻抗，则在传输线上任一

点的阻抗都等于其特性阻抗。

这时称负载为匹配负载。

这

种状态下，传输线上的波为行波，没有反射波。

69

传输线理论

传输线上的时间延迟

信号在传输线中的传播速度为：

V=

⎤

®

=

1

LC

单位长度的传输延迟时间：

tpd=

1

V

=LC

70

传输线理论

传输线上的反射

U0

©,Zc

U（x）

Ui

Ur

UtIt

Zt

0

x

t

X

电压反射系数：

传输线上的电压：

℘=

Ur

Ui

℘=

Zt−Z