基于FPGA的函数发生器Word文档下载推荐.docx
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BEGIN
IFＲESＥＴ='
0'
TＨEN
TMP:
=＂00００00０0"
;
ELSIＦCLK'
EVＥＮT ANDCLＫ='
1'
THＥＮ
IＦTMP="
11１１1１11"
THEN
TMP:
="
0０00０00０"
ELSE
TMP:
=TMP+１;
END IF;
ENDIF;
Q<
＝TMP；
ENDPＲOCESＳ;
ENDＺENＧ_ARC;
２.递减斜波模块的设计：
递减斜波模块JIAN见图1．3。
它是递减斜波产生模块。
图1.3模块ＪIAＮ
递减斜波模块ＺENＧ的VHＤL程序设计:
ＬIBRARYIEEE;
ＵSEIＥEE．STD_LOGIC_１１64.ALＬ;
USＥ IEＥＥ．ＳTＤ＿ＬOGIC_ＵNSIGNＥD.ＡLＬ;
ＥNTITYＪIANIS
PORT（CLK,REＳET:
IN STD＿LOＧIC;
Q:
ＯUTSTD＿LOGIC＿ＶＥCTOR（7DOWNTO0））；
ＥNDJIAN；
ARＣHITECTURＥJＩＡN_ＡRCＯFJＩANIS
BEＧIN
ＰRＯCESＳ（CLK,RESET）
ＶARＩABLE ＴMP:
SＴD_LOGＩC_ＶECTOR（７ ＤOＷNTO0）；
BEGIＮ
ＩFＲＥＳＥT='
TＨＥN
TＭP:
11１11111"
EＬSＩF CLＫ'
EＶENＴＡNDCLK='
IFTＭＰ=＂0００0000０"
THEN
TＭP:
＝"
1111１１11"
ＥLＳＥTＭP：
＝TＭＰ-1;
ＥNDIF;
Q＜=TMP;
ENDPROCEＳS;
END JIAN_ARＣ;
3.三角波模块的设计:
三角波模块DELTA见图1.４。
它是三角波产生的模块。
图１．4模块DＥLTA
三角波模块DEＬTA的VHＤL程序设计：
ＬＩBＲARYIEEE;
USEIEEＥ．SＴＤ_LＯGIC_1164.ALL;
ＵSＥIEEE.STD_LOGＩC＿UNSIGNED.ALL;
ENTＩTYDELTＡIS
PORT（CLK，REＳET:
INＳTＤ_ＬOGIＣ;
Q:
OUT STD_LＯGIC_VＥCTＯＲ（7 DOWNTO0））；
ENDDELTA;
AＲCHITECTUＲＥＤELTＡ_ARCOF DELTAＩS
BEGＩN
PROCＥSS（ＣLＫ,RESＥT）
VＡRIＡBLETＭP:
ＳTＤ＿LOＧIC_VECTＯＲ（7DOＷNTO0）;
VARIAＢLEＡ：
STD_LOＧIC;
BＥGIN
ＩFRＥSＥＴ='
TＭP:
＝＂0０000００0"
；
ＥＬSIF CLK'
EVＥNT AＮＤCLK='
TＨEN
IＦA=＇0＇ THEN
IFTMP="
1１1１１１10"
TＭP:
111111１1"
Ａ：
='
１'
ＥLSETMP:
＝TMP＋1;
ENDIＦ;
ELSE
ＩFTMP="
000０0001"
ＴHEN
TMP：
000０000０"
A:
=＇0'
ＥLSETMP：
=TＭＰ－1;
ENＤ IF;
ENDIF;
ENDＩF；
Ｑ<
＝TMＰ;
END PROCEＳS;
ＥNＤＤＥLTA_ARC;
４.阶梯波模块的设计：
阶梯波模块LADＤＥＲ见图1.5。
它是阶梯波产生的模块，改变递增的常数，可改变阶梯的多少。
图1.5模块ＬADDER
阶梯波模块LＡＤDER的VＨＤＬ程序设计:
ＬＩBRARY IEEE;
USEIEEE．STD＿ＬOGIC＿１16４.ALL；
USEIEＥE．STD_LOGIC＿ＵＮSIGＮED.ＡLL;
EＮＴITYLADDER IＳ
PＯRＴ（CLＫ,RESET:
ＩNＳTD＿LＯGIC;
Q:
OUTSTD＿LOGＩC_VＥCTＯR（7DOＷNTO0））;
ＥND ＬADDEＲ;
ARCHITECTUＲEＬAＤDEＲ＿ARＣOFLＡDDＥR ＩＳ
ＢEGＩＮ
PROCESS（ＣＬＫ,RESＥT）
ＶARIABＬETＭP：
ＳTD_ＬOＧIC_VEＣTOＲ（７DOＷNTO0）;
VARＩAＢLE A:
ＳＴD_LOＧＩＣ；
BEGＩN
ＩFRESＥＴ='
0＇ ＴHEＮ
00000０00"
EＬSIFCＬK＇EVENTＡＮDCＬK='
THＥN
IFＡ='
0＇THEN
IF TMP=＂１1111111＂TＨEN
=＂000０００00"
ＥLＳE
=TＭＰ＋16；
EＮＤ ＩF;
A：
０'
ENDIＦ;
Q<
=ＴMP;
ＥNDPRＯCESS;
ENDLADＤER＿ARC;
５．正弦波模块的设计：
正弦波模块SIＮ见图1．6。
它是正弦波产生的模块。
图1.6 模块SＩＮ
正弦波模块SIN的VHDL程序设计:
LIBRARY IＥEＥ；
USＥIEEＥ.STD＿ＬOGIＣ_1１64.ALＬ;
USE IEＥＥ．ＳＴＤ_LOGIC_UNＳIGNED.ALL;
EＮＴITYSＩNIS
PORT（ＣＬK,CLＲ:
IＮSTD_LOＧＩC;
D:
OＵTINTEGＥRＲＡNＧE0TＯ255）;
ENDSIＮ;
ＡRCＨITECＴURE SIN_ARCOFSＩNIS
BEGIN
PROCESＳ（CLK,CＬR）
VＡRＩＡBLE ＴＭP:
INTEGERRAＮGE0TO63;
IFCLR='
ＴＨＥＮ
D＜＝0;
ELSＩFＣLK＇ＥVENTAＮDCLK='
IF ＴMＰ=63ＴＨEN
ＴMP:
＝０;
ELＳE ＴＭP:
=TMP+1;
ENＤIF;
CASE TMPIＳ
WHＥN00=>
D<
=255;
WHEN0１=>
D＜=254;
ＷHEN02=>
D＜=25２；
WHＥＮ０3=>
＝249；
WHＥN04=＞Ｄ＜＝2４5；
WHEN05=＞D＜=239；
ＷＨＥＮ 0６=>
Ｄ<
=２3３;
WＨEN 0７=＞Ｄ<
=225;
WHEN08＝>
=２1７;
WHEN09=>
＝20７;
WHEＮ１0=>
=197；
WHEN11=>
=186;
WＨEＮ12=＞D<
＝17４;
WHEN13=>
=1６2;
WＨEＮ１4=>
=1５0;
WHEN1５=>
=１3７;
WHEN16＝>
＝12４;
WHＥＮ 17=>
D＜=11２;
WHEＮ 18=>
＝9９;
WHEN19＝>
=87;
WＨEＮ20=>
＝75;
WHEN 21=>
=64;
WＨＥN22＝>
=53;
WHEＮ 23＝>
=4３；
WHEN24=＞D<
=34；
ＷHEN25=＞D<
=26;
WHEN2６=＞D<
＝19;
WHＥN 27=>
=1３；
WHEN２8=>
=8;
WHEＮ 29=>
=4;
WＨEN30=>
D＜=１;
WHＥN３1=>
=０;
ＷHＥＮ3２=＞Ｄ<
＝0;
WHEN33=>
=1;
WHEＮ 3４=>
WHＥN35=>
WHEN 36=>
=13;
WHEＮ３7=>
D＜＝１9;
WHEN３8＝>
D＜=26;
ＷHＥN 39＝＞Ｄ＜=3４;
WHＥN ４0=>
=4３;
WHEN４1=>
＝５3；
WＨEN42=＞D＜=64;
WＨEN４3=>
D＜=７5；
WHEN４４＝>
=8７;
ＷHＥＮ 45=>
=99;
WHＥN４6=>
=１1２；
WHＥN４７＝>
D＜=１24;
ＷＨEN 4８=>
＝1３7;
WＨEN 49=＞D<
=150;
WHEN５０=>
=1６２;
WHEN51=＞Ｄ<
=174；
WＨEＮ 52=>
WHＥＮ53=>
=１９7;
ＷHEN5４=>
＝207；
WHＥN５5=>
＝2１７;
WＨＥN56=＞D<
=2２５；
WHEN57=>
D＜=２3３;
WHEＮ58=>
＝2３9;
WＨEＮ59=＞D<
＝２45;
ＷHEN60=>
D＜=24９;
WHEN61=＞D<
=252;
WHEＮ６２=>
D＜＝2５４；
WHEN63=＞D<
=255；
WHEＮ OTHERS=>
NUＬL；
ENDCASE;
ENＤIF;
ＥＮDＰROCＥSS;
ＥNＤ SIN_ARC;
6.方波模块的设计:
方波模块SQUARE见图1．7。
它是方波产生的模块。
图1.7 模块SQUARE
方波模块SQUAＲE的VHＤL程序设计：
USＥIEＥE.ＳＴD_ＬOＧIC_1164.ＡLL;
USEIEEE．STＤ＿ＬOGＩＣ_UＮSIＧNＥD.ALL;
ENTITYＳQUＡRＥＩS
ＰORT（CLK,CＬR：
IN ＳTD_LOGIＣ;
Q:
OUT INTEGERRANGE0TO2５５）;
ENDＳQUAＲE；
ARCHITECTＵRＥＳQUARE_ＡRＣ OFＳQＵARE IS
SIGＮALA：
BIT;
PＲOCESＳ（ＣＬK,CＬR）
ＶARＩAＢLECNＴ:
IＮＴEGERＲANＧＥ0ＴＯ63;
BEＧＩN
ＩFＣLR='
A＜='
EＬSIFCLＫ'
ＥVEＮTAＮＤ ＣＬK=＇1＇THＥＮ
IFCNT<
６３ ＴHEN
CNT:
=CNT+1；
ＥLSECNT：
A＜＝ＮＯＴ A；
EＮD PROCESS;
ＰRＯＣESＳ（CＬＫ，A）
ＢEGIN
IF ＣLK'
EVENTANＤCＬＫ＝＇1＇ＴHEＮ
IFA＝＇1'
Q<
=25５;
ELSE Q<
=0;
ENDＩＦ;
ENＤＰＲOCＥＳＳ;
ENDＳQUARE_ARC;
7．选择模块的设计：
选择模块ＣH61A见图1.8。
它是输出波形选择模块,根据外部的开关状态选择输出波形。
图1.8 模块CH61A
选择模块CH61A的ＶHDL程序设计:
ＬIＢRARYIEEE;
USＥ IＥEＥ.STD_ＬOGIＣ＿1164.ALL;
UＳEIEEE.STD＿ＬOGIC_ＵNＳIＧＮED.ALL;
ENTＩＴY CＨ6１AIS
PＯRT（SEL:
IN ＳTＤ_LOGIC＿VＥCTOＲ（2ＤOWＮTO0）；
D0,D1，Ｄ2,D3,D4,Ｄ5:
INSTＤ_ＬOGIＣ_VECTＯR（７ ＤOWNTO 0）;
Q：
OUＴSＴＤ_LOGＩＣ＿VECTOR（7ＤＯWNTO0））；
EＮDCH６1A;
ARCHＩTＥCTUREＣH６１A_ARCOF ＣＨ6１AＩS
BEＧＩＮ
PROCESＳ（SＥＬ）
ＢEGＩN
CAＳESELＩＳ
WHＥＮ"
0０0"
＝>
Q<
=D0；
ＷHEN"
001"
=>
Ｑ＜=D1;
WＨEN"
0１０"
＝＞Q<
=D2;
WHEN＂0１1"
Q＜=D３;
WHEＮ"
１0０"
Q＜=Ｄ4;
WHEＮ"
101"
＝D5;
WHENOＴHＥRS＝>
NＵLＬ；
ENDCAＳＥ；
ENＤ PRＯCESS;
ENＤCＨ６１A_ARC；
四、设计工具
计算机一台，QuartusⅡ软件
五、设计结果
1.若输入时钟信号CLK为100MHz,复位信号RESEＴ＝'
当选择信号SEL=＂00０"
时,输出Ｑ应为递增斜波，如图1.9所示：
图1.9递增斜波
注：
仿真为时序仿真,所以输出波形存在瑕疵。
2.若输入时钟信号CLK为1０0ＭHz，复位信号RESEＴ='
当选择信号SEL＝"
时,输出Ｑ应为递减斜波,如图１.10所示:
图１.10 递减斜波
仿真为时序仿真，所以输出波形存在瑕疵。
3.若输入时钟信号CＬK为100MHz,复位信号RＥSＥT=＇１'
当选择信号SEＬ="
０10＂时,输出Ｑ应为三角波，如图1.11（a）、1．１1（b）所示:
图１.１１（a） 三角波最高点处
图１.1１（b） 三角波最低点处
注:
4.若输入时钟信号CLＫ为１0０MHz，复位信号RESET＝'
当选择信号SEL="
011"
时,输出Q应为递增常数为2０（十进制）的阶梯波,如图１.１２所示:
图１.12递增常数为２0（十进制）的阶梯波
5.若输入时钟信号CLK为1００MHz，复位信号RESET=＇1'
10０＂时，输出Q应为正弦波,如图1.1３所示：
图1.13正弦波
６.若输入时钟信号CLK为10０MHｚ,复位信号RＥSＥT='
当选择信号SEL＝＂１０１"
时，输出Q应为方波,如图1.14所示：
图1.1４方波
注:
六、结论
经过程序仿真后,因为仿真为时序仿真，输出波形存在瑕疵；
观察得到的输出波形，得出该智能函数发生器可行。
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