内建式抖动测试技术Word文件下载.docx

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此外利用额外的运算方式必须先确保待测数值或是待测环境设定无误，否则就算大幅缩短测试时间也是徒劳无功。

本文将提出一可内建于晶片中量测时脉抖动量之测试想法与架构。

其采用单撷取（single-shot）量测方式搭配时间放大的技巧将讯号抖动量等倍率增加，来减轻时间数位转换电路（Time-to-DigitalConverter；

TDC）在制程上的限制、进而提升测试解析度（resolution）。

此外搭配使用脉波吞噬之电路技术，使得架构具有极佳线性度。

相较与传统内建抖动量测电路（[1]~[5]），其具备宽频操作以及低抖动量测试之特性，并有较小的超额面积率（areaoverhead）。

1.Background

发展至今，内建时脉抖动测试技术有几种较为普遍的测试架构，有些已应用于业界产品测试中，先针对这些传统架构做进一步介绍。

[1]DelayChain

图一　使用delaychain之抖动量测法

此测试架构为LogicVision于1999年提出，是利用可调整延迟线（AdjustableDelayLine；

ADL）、正反器与计数器搭配统计原理来测试抖动量。

正反器就好比是一个相位检测器，若调整延迟量使得B领前A，此时0出现的机率将占多数；

反之当B落后于A，则1出现的机率将占多数。

亦即藉由调整不同延迟量来得到不同机率分布，再搭配上累积分布函数的运算（CumulativeDistributionFunction；

CDF）将抖动量运算出来。

优点：

●架构简单且容易实现。

缺点：

●延迟线会有频率的限制，此将影响操作范围。

●需调整延迟时间来得到1、0分布进而得知抖动量，因此将需冗长的测试时间。

[2]TwoRingOscillators

图二使用tworingoscillators之抖动量测法

此测试架构则为Credence于1999年所提出，是使用两组已知但不同操作频率的内建振荡器，利用待测时脉讯号的第n个与第n+1个周期分别去触发振荡器使其开始振荡。

当两者不同周期时脉之相位吻合后，再利用相位吻合所需的周期数搭配振荡周期即可反推时脉抖动量。

优点：

●采用触发振荡的方式，讯号不会因为经过delaychain后dutycycle而受到影响，相较于前面的作法具有较广的量测范围。

缺点：

●抖动量是经多个周期比较后所得，因此测试时间将是最大的考量。

●使用两组振荡器之相位比较来得到抖动量，若振荡频率漂移将造成测试误差。

●需额外的统计电路辅助，成本较高。

[3]VernierDelayLine

图三使用vernierdelayline之抖动量测法

游标延迟线（VernierDelayLine；

VDL）为目前最常被采用的抖动测试技术，由PiotrDudek于2000JSSC所发表。

操作原理是将参考与待测时脉分别送入两个不同延迟量（τup与τdn）的delaychain中，若两者间有抖动量存在，经延迟单元后其会相互逼近。

当在n个周期后两讯号同相位或是相位领前、落后的状态改变，即可算出抖动量为nx△τ，当中△τ=τup-τdn。

所以藉由此测试技术将可测试低于次逻辑闸（sub-gate）的抖动量。

●使用延迟时间差的观念来实现，可具有较佳的测试解析度（=△τ）。

●制程变异下无法确保每个延迟单元之延迟时间量相等，此将影响测试准确度。

[4]ADCSampling

图四使用ADCsampling之抖动量测法

因抖动为时间的变化，所以一般测试架构都是从时间观念来得知。

但HeneryC.Lin于2003ITC中，利用时间转电压的方式来实现抖动量测试。

简单来看这就是一组电荷帮浦，当待测讯号为高电位时电流会对负载充电；

而在低电位时就将电压位准重置归零。

所以待测讯号脉波宽度越大，所得的电压值也就越高；

反之脉波宽度较小电压也就随之降低。

接着再利用ADC将电压位准转换成数位码以求得抖动量。

●于低速时脉测试中具有较高之解析度。

●采用realtime的输出，测试时间将可缩短。

●测试解析度与测试速度皆取决于ADC之设计。

●于低压操作时易受垂直抖动影响进而导致解析度大幅下降。

[5]Component-InvariantVDL

图五使用component-invariantVDL之抖动量测法

最后一种测试架构为G.W.Roberts于2001ITC所提出。

此种采用非变异量元件之游标延迟线和[03]的做法其实非常相似。

其是利用一级的延迟单元然后让讯号回授振荡，如此一来将可确保量测解析度皆为△t。

若于n个振荡周期后两个延迟量相位改变或是相同时，则可依[03]的作法计算出抖动量。

●每级延迟皆为△t，提升量测准确度。

●使用两个延迟量之差来量测抖动量，因此可具有较高解析度。

●和[02]架构一样需较长的测试时间。

由以上所提出的五种测试法可看出，以目前的测试技术而言，不外乎是利用signalamplitudesampling以及timedomainanalysis两种方法来实现。

但以前者来说，随着制程进步操作电压降低，此作法将面临ADC设计的瓶颈，所以近年来已较少人采用此作法来实现抖动量测试。

后者虽各架构实践方式有所不同，多数是利用时间数位转换（Time-to-DigitalConverted）的观念来实现。

然而这些架构都有共通的问题，就是操作速率不快以及解析度不高。

以目前市面上PC周边产品来说，普遍速度皆属于几百MHz等级，而CPU或是传输介面则会上看至GHz等级。

另外抖动量在高速系统中最大值约定义在数十ps，所以若测试系统没有好的解析度和宽范围测试之能力，将无法判别待测讯号之好坏。

因此本文将提出一个新的抖动测试想法与架构，针对高速与低抖动时脉作更精确（precision）与更准确（accuracy）之抖动测试。

2.ProposedTechnique

图六传统时间-数位转换过程之示意图

在介绍我们所提出之测试方法前，先来探讨传统测试的问题。

图六为传统时间-数位转换的过程。

当一时脉（SUT）发生抖动时，其边缘会离开原本理想的位置，此时普遍的做法会将SUT延迟一个周期时间（SUTd）后去测量En和En+1边缘之抖动程度。

而测试方法就是将SUT送入delaychain中当作被取样的资料，而SUTd则作为取样时脉。

当SUTd对经过不同延迟量之SUT做取样后即会产生出温度码（thermalcode）的数位资料，此输出资料即代表不同时脉抖动量。

举例来说，若目前delaychain为10级25-ps延迟量之延迟单元所组成，此时时脉周期对周期抖动量为10-ps，经取样后会得到1000000000的数位码；

而若当抖动量为30-ps，则会产生1100000000。

因此抖动量越大，数位码中的1也就会越多。

所以目前的技术皆是以此种想法来实现抖动量测试，而不同之处就是会利用许多电路技巧将延迟单元的延迟量缩小以提高测试解析度，如游标延迟线、内插…等。

但从上述说明即可得知，因为解析度和延迟单元之延迟量成反比，所以若不将延迟量设计得非常小，相对地就会产生测试误差量。

以前例来说，理想上当抖动量为0.1-ps和24.9-ps时所得到的数位码皆为1000000000，其最大误差量接近一个延迟时间。

所以说若在高速低抖动的应用中，此测试误差量将无法说服测试使用者。

但假若利用电路上的技术缩短延迟时间减少误差量，其还是会因制程限制有极限值存在，且通常会耗费较大的硬体面积。

所以我们反向思考，不以时间-数位转换器为出发点，而是以一简单电路技术先放大周期对周期之抖动量，如此一来即可减少测试电路设计的困难度并提升测试解析度。

图七抖动量放大之概念图

以图七为例，若延迟单元的延迟时间为τd，则代表在无任何辅助电路下其最佳解析度即为τd。

但以所提出的观点来看，若此时先将输入抖动量放大A倍送入delaychain中，效果就如同将延迟时间缩短来增加测试解析度，也代表此时整个架构最佳解析度便可等效成”τd/A”。

举例来说，于0.13-um制程中最小闸延迟时间为25-ps，所以采用传统作法大约只能量测到的抖动量为25-ps；

但是若在抖动量转换成数位码前先将其放大25倍，则最佳解析度即提升至1-ps（25-ps/25）。

除此之外，随着抖动放大倍率A大于τd后，因延迟单元的延迟时间小于1-ps（τd/A<

1），所以此时将可针对sub-pico-second等级之抖动量作测试。

因此本抖动测试概念就是藉由放大输入时脉周期对周期之抖动量，进而补足时间-数位转换电路的不足，且更进一步提升测试解析度，以让此测试系统操作于高速低抖动量的系统具有极佳准确度。

图八即为运用所提出之抖动放大原理所实现的内建时脉抖动量之测试架构。

图八所提出之内建时脉抖动量测试架构

其包含了脉波吞噬电路（PulseRemover；

PR）、抖动放大电路（JitterAmplifier；

JA）、相位选择电路（PhaseSelector；

PS）、时间-输位转换电路（Time-to-DigitalConverter；

TDC）与同步电路（synchronizer）。

其中PR和JA之组合是用来将输入抖动量做线性放大；

而TDC的功用则可把抖动量化成数位码；

另外同步电路会将所有的输出数位码作同步以利后续软体或硬体之分析。

但在此输出只看的出周期对周期间之抖动量，并无法判断目前边缘间的关系（即相位）。

因此于TDC前插入一PS[6]，其用于判断目前相位关系并决定ΦA与ΦB进入TDC前谁当作资料而谁当作取样时脉。

若ΦA领前ΦB，则D6为Hi、ΦA’=ΦA、Φ’=ΦB、属于正向抖动；

反之若ΦB领前ΦA，则D6为Low、ΦA’=ΦB、ΦB’=ΦA、属于反向抖动。

利用此位元之结果将可更明确判断抖动之型态。

接下来我们就针对各主要电路做进一部的介绍。

抖动放大电路设计架构

图九抖动放大电路之架构图与时序图

周期对周期抖动量即为后一个周期边缘En+1和前一个周期边缘En之相位误差，因此若要实现抖动量放大就必需将En和En+1间之边缘时间差拉大。

在本文中将采用电流对负载充放电之原理来达到抖动放大之功能。

我们以图九来说明其操作原理。

抖动放大电路基本上是由两组不同电流量之电荷帮浦（ChargePump；

CP）与决策电路（DecisionCircuit；

DC）所组成，而分别由待测讯号SUT、一个周期延迟后之讯号SUTd与两者之组合来控制。

其最基本的想法为利用不同充电斜率（即充电速度）搭配讯号不同起始点（即转态边缘）之特性，来合成出具有较大抖动量的时脉边缘。

而为了清楚解释其放大原理，我们将SUT（S）与SUTd（（Sd）依相位关系区分成四个区间，然后分别探讨在不同区间内的操作情形。

如表一所示。

表一电荷帮浦操作状态表

搭配图九与表一之叙述，从中可以得知在初始状态时因SUT与SUTd为低电位，开关皆turnoff，所以并无任何电流对负载做充电因此输出结果（f1、f2）将为低电位（VL）。

但若当两个phase间有抖动存在时，SUT会为高电位而SUTd为低电位。

此时f1会以（n+1）倍的电流对负载充电pullup，而f2因S3turnoff所以将保持前一状态的低电位。

接着经过Δτ的时间后，SUTd也pullhigh，促使S3turnon、S1turnoff，此时f1和f2将一起以I的速度往高电位移动。

但是仔细观察RegionII和RegionIII之过程，因在Δτ的这段时间里f1先以较快的速度启动，若RegionIII在相同充电的斜率条件下（电流量皆为I）其会先到达稳态位准；

而接着再经过n*Δτ时间后，f2才也会到达此位准。

此时从图九中可以看出f1、f2与所设定的临界电压（Vth）有两个交点，若用两组决策电路将转态点判断出来即可产生两组不同相位差的输出讯号（Out1、Out2）。

所以利用上述之条件，我们可以简单以公式一来表示出输出与输入间的关系：

公式一

其中fOUT为Out1、Out2间的相位差（放大后之周期对周期抖动量）、fIN为SUT、SUTd间的相位差（放大前之周期对周期抖动量），而A即代表放大倍率。

利用上述概念，本创作即可将时脉讯号之周期对周期抖动量加以放大，来弥补时间-数位转换电路的不足。

然而单纯光靠电流充电能力的行为模式来达成放大目的，会面临电路操作瓶颈进而导致测试误差产生，例如放大倍率的非线性或是操作频率变化等，接下来我们会针对这些效应提出解决之道。

抖动放大电路及PulseRemover设计的分析

表二符号表示

在抖动放大电路基本设计中，因为是使用电流对负载充放电之速率来达到抖动放大，因此先针对充放电位准以及时间作定义。

如表二所示。

图十（a）中，通常抖动放大电路在低速率操作时，因其抖动量相较于半个周期时间所占的比例较小，因此电荷帮浦输出（f1、f2）到达高稳态点时间（ts1、ts2）通常会小于负缘转态点时间tf。

脉波吞噬之单撷取量测方式

图十抖动放大电路时序图：

（a）Case1:

tf>

ts2；

（b）Case2:

tf≈ts2；

（c）Case3:

以上述讨论可知，若要实现tsf，不外乎是将稳态时间点往前拉会或者是延迟负缘转态点产生之时间。

以电路实现角度而言，因ts是电流对负载充电后所产生的电压与高电位VH之交集，所以电流越大、回到稳态点能力越强，相对其出现时间会越早。

但抖动放大的产生就是藉由不同速率电流之差所得，想必然放大倍率也将受到影响。

所以为了兼顾放大倍率与电流量间trade-off，本文将采用延迟tf之作法来维持不同操作频率下的抖动放大倍率。

如图十一case1所示为一低频操作时的示意图。

为了让抖动放大电路的放大倍率维持定值，待测讯号的ts必需小于tf，而worstcase会发生在ts等于tf的时间点，此时稳态区间几乎会近似于零，也就是说放大倍率会非常不稳定。

为了改善这个问题，以先前的说法就必需将tf时间点做延迟。

简单来看就是把测试速度放慢，利用脉波吞噬电路移除掉0.5个周期，来换取稳态区间之宽度。

如图所示，若把case1的讯号做处理后成为TAIn1，其负缘转态时间点发生的时间往后延迟了Δτ（=tfn-tf=Tcycle/2），这代表着稳态区间随之放大2倍。

因此若把待测讯号的频率增加后，其因具有足够的稳态时间，所以放大倍率将不受到clockvariation和频率变动之影响。

但在图十一Case2中，待测时脉讯号操作速度持续上升（约为Case1的两倍），可以很明显观察到若不采用脉波吞噬机制，ts已远远超越了tf，此时抖动放大电路之放大倍率已为非线性操作；

但若加入脉波吞噬的机制后，因待测讯号速度太快，在相同充放电的速率条件下，ts也非常靠近tfn，放大倍率变异的问题还是存在。

所以由此可知真正要达到widerange的操作，不管在任何频率下，皆需要拥有相同的稳态区间，才会真正得到constant之放大倍率。

有鉴于此，我们将脉波吞噬的机制稍做修改，将不再维持固定移除0.5个周期，而是随着待测物的频率每增加一倍而随之变化，其removenumber可由公式二表示之：

公式二

其中N为频率变化率。

在本文中所提出的例子因为要达到数十MHz~1.6GHz之操作，所以将100MHz定为基准，频率每增加一倍就必需改变removenumber来维持放大倍率。

如图十二所示。

图十一脉波吞噬概念图

以电路的角度而言，要实现图十二脉波吞噬电路其实不难，只要将待测讯号依频段经过相对应的除频器即可实现。

但实际上若直接把待测讯号经过除频器来达到脉波吞噬，依参考文献[9]之说法，该讯号的抖动也同时间会被放大，约为√n倍。

此外，除16的电路最少需要4组DFF来实现，代表待测讯号到达抖动放大电路前就必需经过许多transistor，进而受到powernoise或是thermalnoise干扰导致抖动上升，这将会严重影响量测准确度。

图十二于各操作频段间之脉波吞噬概念图

所以在此频段操作因有足够的稳态区间（stableregion），其经决策电路后产生之输出相位差fOUT相较于输入相位差fIN几乎能维持定值，也就代表放大倍率A为constant。

但若当待测时脉频率上升后，如图十（b）所示，随着讯号周期缩短tf之发生点提前，在tf非常接近但大于ts2时，抖动放大电路依然可勉强维持住放大倍率，所以此时即称为操作临界值。

但假若不幸在所使用的应用中tf发生较大的变异或是操作频率继续往上升，导致ts2比tf晚发生，则放大倍率将开始产生非线性的变化。

从图十（c）可观察出在正常的操作模式下f1与f2最后皆会回到稳态位准VH、VL。

但假若转态边缘tf在尚未稳定前就出现，则f1与f2之电压会被强制维持在新的位准上，也就是VH’（=VH-ΔV）与VL’（=VL+ΔV）。

这个现象虽对于第一个周期（initialstage）之放大倍率没有造成影响，但是从图中得知，在下一个周期（nextstage）中因为f1、f2电压起始位准点有了变化，所以经充电后与临界电压Vth的交点必然随之改变。

换句话说就是voltagedomainvariation将转换成timedomain之phaseerror，此时即会造成放大倍率变动。

因此周期对周期抖动放大电路需操作在widerange之应用时，就必需利用一些机制控制稳态时间点ts比负缘转态点tf早发生，如此才不会造成放大倍率的失真。

有鉴于此，本文将提出一个使用脉波吞噬观念之单撷取量测方式来改善之。

以边缘检测达到脉波吞噬效果

图十三（a）所提出之抖动放大电路；

（b）边缘检测电路操作示意图

因此本文将采用边缘检测（edgedetection）之技术来达到脉波吞噬的效果，如图十三（a）所示。

其主要包含两大方块：

边缘检测器与脉波吞噬电路。

首先，当待测讯号启动后，为了维持放大倍率，需先进行pulseremove的动作。

以图十三（b）为例，SUT为待测讯号，EN为脉波吞噬电路所产生，E为经过处理后的待测讯号。

其中脉波吞噬电路是由MUX所实现，其可藉由控制s脚位来选择EN讯号为SUT之/2、/4、/8、/16的结果。

此外EN接至边缘检测器的datainput端，而SUT则接至clockinput端。

当EN为高电位时，SUT正缘产生后会取样到Hi，因此讯号E马上pullHi。

若此时我们选择remove为/8时，如图十二Case3所示，EN讯号会维持4*TSUT的时间后转为低电位，因此当SUT下一个正缘产生后，其会取样到Low，促使讯号Epulldown。

由图中可以看出，讯号SUT经转换后成功remove掉3.5（=4-0.5）个cycles，且SUT讯号只经过一颗ED。

如此一来将可拉长stableregion，维持放大倍率，并也不会因为让待测讯号路径太长而改变原先之抖动量。

因此利用上述所提出抖动放大技术搭配脉波吞噬观念之单撷取量测法，将可在任何频段下线性放大待测时脉抖动，以利后段时间-数位转换电路之抖动量解析，并解决其因制程限制所造成准确度不足的问题。

时间-数位转换电路（Time-to-DigitalConverter；

TDC）

图十四所提出之时间-数位转换电路

在本文中我们提出新的时间-数位转换电路，这是因为传统时间-数位转换电路基本上皆是使用多级缓冲器或是延迟单元来产生多相位讯号，然后藉由取样来得到数位码。

然而以目前0.13-um的制程来说，其所能产生的最小缓冲延迟约为25-ps左右；

亦即以整个系统来看，其能测试的最高解析度也等于25-ps，此规格在现今高速应用中已无法满足测试需求。

有鉴于此，我们将利用多工式振荡器搭配相位内插法，来实现一较高解析度之时间-数位转换电路。

如图十四所示。

其主要包含了一组多工式振荡器（Muxedoscillator）、相位内插电路（PhaseInterpolator；

PI）以及取样编码电路，当中多工式振荡器是用来产生多相位之参考讯号。

相较传统使用openloopdelaychain，closeloop因有回授机制，所以会具有较准确的单位延迟时间，且较不易受到制程漂移之影响。

另外因为是使用振荡原理来产生相位，所以可藉由测试振荡频推算出单位延迟时间，接着若再搭配使用内插电路技术，将可大幅提升测试解析度。

图十五多工式振荡器之电路架构图

多工式振荡器是时间-数位转换电路中最为重要的电路，因为其必需依待测讯号的上升缘，来振荡出用来被取样之多相位高速讯号。

如图十五所示，由两个多工器、四级延迟单元以及重置电路所组成。

其称为多工式振荡器是因为此电路具有两种操作模式，分别为振荡模式（oscillatingmode）与闩锁模式（latchingmode），模式之切换则由重置电路来决定。