end
endmodule
6、全加器
modulesum_verilog（A,Co,B,S,Ci）;
inputA;//输入加数A
wireA;
inputB;//输入加数B
wireB;
inputCi;//相邻低位的进位输入信号
wireCi;
outputCo;//向相邻高位的进位输出信号
regCo;
outputS;//相加和数输出
regS;
always@（AorBorCi）
begin
if（A==0&&B==0&&Ci==0）
begin
S<=0;
Co<=0;
end
elseif（A==1&&B==0&&Ci==0）
begin
S<=1;
Co<=0;
end
elseif（A==0&&B==1&&Ci==0）
begin
S<=1;
Co<=0;
end
elseif（A==1&&B==1&&Ci==0）
begin
S<=0;
Co<=1;
end
elseif（A==0&&B==0&&Ci==1）
begin
S<=1;
Co<=0;
end
elseif（A==1&&B==0&&Ci==1）
begin
S<=0;
Co<=1;
end
elseif（A==0&&B==1&&Ci==1）
begin
S<=0;
Co<=1;
end
else
begin
S<=1;
Co<=1;
end
end
endmodule
7、D触发器
moduleDflipflop（Q,CLK,
RESET,SET,D,Qn）;
inputCLK;//D触发器输入时钟
wireCLK;
inputRESET;//D触发器清零输入
wireRESET;
inputSET;//D触发器预置数输入
wireSET;
inputD;//D触发器输入
wireD;
outputQ;//D触发器输出
regQ;
outputQn;
wireQn;
assignQn=~Q;//将D触发器输出取反
always@（posedgeCLKornegedgeSETornegedgeRESET）
begin
if（!
RESET）//RESET下降沿将D触发器输出清零
Q<=0;
elseif（!
SET）//SER下降沿将D触发器输出置1
Q<=1;
elseQ<=D;//CLK上升沿D触发器输出等于输入
end
endmodule
8、寄存器
modulereg8（clr,clk,DOUT,D）;
inputclr;//异步清零信号，高有效
wireclr;
inputclk;//时钟输入
wireclk;
input[7:
0]D;//寄存器数据输入
wire[7:
0]D;
output[7:
0]DOUT;//寄存器数据输出
reg[7:
0]DOUT;
always@（posedgeclkorposedgeclr）
begin
if（clr==1'b1）
DOUT<=0;
elseDOUT<=D;
end
endmodule
9、双向移位寄存器
moduleshiftdata（left_right,load,clr,clk,
DIN,DOUT）;
inputleft_right;//左移右移控制信号
wireleft_right;
inputload;//异步置数信号，有效时将DIN输入
wireload;
inputclr;//异步清零信号，高有效
wireclr;
inputclk;//时钟输入
wireclk;
input[3:
0]DIN;//并行输入
wire[3:
0]DIN;
output[3:
0]DOUT;//并行输出
wire[3:
0]DOUT;//DOUT是一个wire型变量，不能在always块中被赋值
reg[3:
0]data_r;//所以定义一个寄存器型变量data_r作为中间变量
assignDOUT=data_r;
always@（posedgeclkorposedgeclr
orposedgeload）
begin
if（clr==1）//异步清零
data_r<=0;
elseif（load）//异步置数
data_r<=DIN;
elsebegin
if（left_right）//left_right=1，信号左移
begin
data_r<=（data_r<<1）;
data_r[0]<=0;//移出位补0
end
elsebegin//left_right=0，信号右移
data_r<=（data_r>>1）;
data_r[3]<=0;//移出位补0
end
end
end
endmodule
10、4位二进制加减法计数器
modulecounter4（load,clr,c,DOUT,
clk,up_down,DIN）;
inputload;//异步预置数
inputclk;//输入时钟
wireload;
inputclr;//异步清零
wireclr;
inputup_down;//加减计数，up_dpwn=1加计数，up_down=0减计数
wireup_down;
input[3:
0]DIN;//预置数输入
wire[3:
0]DIN;
outputc;//进位/借位输出，可以用于计数器的级联
regc;
output[3:
0]DOUT;//计数输出
wire[3:
0]DOUT;
reg[3:
0]data_r;
assignDOUT=data_r;
always@（posedgeclkorposedgeclr
orposedgeload）
begin
if（clr==1）//异步清零
data_r<=0;
elseif（load==1）//异步预置
data_r<=DIN;
elsebeginif（up_down==1）//加计数
begin
if（data_r==4'b1111）begin
data_r<=4'b0000;
c=1;
end
elsebegin
data_r<=data_r+1;
c=0;
end
end
else//减计数
begin
if（data_r==4'b0000）begin
data_r<=4'b1111;
c=1;
end
elsebegin
data_r<=data_r-1;
c=0;
end
end
end
end
endmodule
11、十进制加减法计数器
modulecounter10（load,clr,c,DOUT,clk,
up_down,DIN,seven_seg）;
inputload;//异步预置数
inputclk;//输入时钟
wireload;
inputclr;//异步清零
wireclr;
inputup_down;//加减计数，up_dpwn=1加计数，up_down=0减计数
wireup_down;
input[3:
0]DIN;//预置数输入
wire[3:
0]DIN;
outputc;//进位/借位输出，可以用于计数器的级联
regc;
output[3:
0]DOUT;//计数输出
output[7:
0]seven_seg;//7段数码管
wire[3:
0]DOUT;
reg[3:
0]data_r;
assignDOUT=data_r;
always@（posedgeclkorposedgeclr
orposedgeload）
begin
if（clr==1）//异步清零
data_r<=0;
elseif（load==1）//异步预置
data_r<=DIN;
elseif（up_down==1&data_r==9）//加进位
begin
c=1;
data_r<=4'b0000;
end
elseif（up_down==0&data_r==0）//减借位
begin
c=1;
data_r<=9;
end
else
begin
if（up_down==1）begin//加计数
data_r<=data_r+1;
c=0;
end
elsebegin//减计数
data_r<=data_r-1;
c=0;
end
end
end
/************数码管***************/
assignseven_seg=Y_r;
reg[7:
0]Y_r;
always@（data_r）//用7段数码管显示计数输出
begin
Y_r=8'b11111111;
case（data_r）
4'b0000:
Y_r=8'b00000011;//显示0
4'b0001:
Y_r=8'b10011111;//显示1
4'b0010:
Y_r=8'b00100101;//显示2
4'b0011:
Y_r=8'b00001101;//显示3
4'b0100:
Y_r=8'b10011001;//显示4
4'b0101:
Y_r=8'b01001001;//显示5
4'b0110:
Y_r=8'b01000001;//显示6
4'b0111:
Y_r=8'b00011111;//显示7
4'b1000:
Y_r=8'b00000001;//显示8
4'b1001:
Y_r=8'b00001001;//显示9
default:
Y_r=8'b11111111;//默认数码管不发光
endcase
end
endmodule
12、顺序脉冲发生器
modulepulsegen（Q,clr,clk）;
inputclr;//异步预置数
wireclr;
inputclk;//时钟输入
wireclk;
output[7:
0]Q;//顺序脉冲输出
wire[7:
0]Q;
reg[7:
0]temp;
regx;
assignQ=temp;
always@（posedgeclkorposedgeclr）
begin
if（clr==1）
begin
temp<=8'b00000001;//temp寄存预定的序列
x=0;
end
else
begin
x<=temp[7];//序列最高位输出
temp<=temp<<1;//temp左移一位
temp[0]<=x;//将输出的结果赋给序列最低位，实现序列的循环输出
end
end
endmodule
13、序列信号发生器
modulexlgen（Q,clk,res）;
inputclk;//时钟输入
wireclk;
inputres;//异步预置数
wireres;
outputQ;//序列信号输出
regQ;
reg[7:
0]Q_r;
always@（posedgeclkorposedgeres）
begin
if（res==1）
begin
Q<=1'b0;
Q_r<=8'b11100100;//Q_r寄存预定的序列
end
else
begin
Q<=Q_r[7];//序列最高位输出
Q_r<=Q_r<<1;//Q_r左移一位
Q_r[0]<=Q;//将输出的结果赋给序列最低位，实现序列的循环输出
end
end
endmodule
14、分频器
moduleclockdiv（Q,rst,sysclk,sel）;
inputrst;//系统复位
wirerst;
inputsysclk;//系统时钟输入
wiresysclk;
input[1:
0]sel;//分频倍数选择
wire[1:
0]sel;
outputQ;//分频器输出
wireQ;
reg[2:
0]q;
reg[31:
0]cnt;
regclk;
//时钟分频模块
always@（posedgesysclkornegedgerst）
begin
if（!
rst）begin
cnt<=0;
clk<=1'b1;
end
elsebegin
cnt<=cnt+1'b1;
if（cnt>=32'd2500000）begin/clk时钟周期是系统时钟周期的5000000倍
clk
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