CadenceAllegro162学习记录.docx

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CadenceAllegro162学习记录

Cadence_Allegro16.2学习记录

Orcad中图纸模版的设置

1.Option—>DesignTemplate—>TitleBlock,Symbol栏中输入TitleBlock所在的.OLB库文件位置（E:

\cadence_design\schlib\DIDIDEV.OLB），TitleBlock中输入模版文件名“TitleBlock_SHU”，内有公司的logo。

2.Text栏内Title中输入正在设计的板的名称，DocumentNumber中输入文件编号，Revision中输入版本号。

3.在添加新页时，模版图纸的上述信息会自动添加

Orcad中快速修改所有零件的Footprint

方法一：

一页一页修改，打开某页，按CTRL＋A，选中当前页所有器件，再点右键，选Edit属性，在弹出对话框中选Parts栏，按要修改REF排序，用左键拖拉要修改的为同种封装器件再点右键，然后击EDIT，填入封装就成批修改了

方法二：

选择顶层原理图（SCHEMATIC1），右键选EditObjectProperties，列出所有元件，找到PCBFootprint那项，可以逐个填入，也可以相同封装填一个，然后拖动该黑框的右下角十字形复制。

OrcadBOM表中输出原件的PCBfootprint封装型号

选中顶层项目设计.dsn标题，在tools菜单中选择billofmaterials,在header栏追加填入“\tPCBFootPrint”，在Combinedpropertystring栏中追加填入“\t{PCBfootprint}”,不选OpeninExcel,生成.BOM文件后，用excel手工导入.BOM文件，在导入步骤三中选择“文本”方式。

然后在Excell中修改BOM表的边框等格式。

Orcad还有一处地方可输出带有机械尺寸的BOM表，选中顶层项目设计.dsn标题，在report菜单中选择CISbillofMaterials,有standard和Crystalreport两种形式输出。

AllegroPCBEditor手工建立电路板

4.File—>new，NewDrawing对话框中的drawingtype选Board，输入一个文件名和文件位置。

5.Setup—>DrawingParameters设置图纸大小（一般为A2）；单位用mm时精度设为4，用mil时设为2；Extents画面大小LeftX和LowerY设为负值（如-50mm，-150mm），Width和Height比板的大小大一些。

MoveOringin设为（0，0）

6.建立板外框。

Add—>Line命令，在Option栏中选ActiveClass和Subclass为BoardGeometry和Outline，在命令窗口中输入“x00”、“ix100”、“iy100”、“ix-100”等坐标，画出一个板的外框。

最后done。

7.设置元件允许摆放区。

Setup—>Areas—>PackageKeepin命令，在Option栏中选ActiveClass和Subclass为PackageKeeping和All，在命令窗口中输入“x2020”、“ix80”、“iy80”、“ix-80”等坐标，画出一个比板框小一点地区域（视具体情况而定，一般小5~10mm）。

最后done。

[用z-copy的方法建立。

Edit—>Z-CopyShape，Option中的CopytoClass为PackageKeepin类、All子类，Size选Contract，Offset为20。

单击板框的边界，done]

8.设置布线允许区域。

Setup—>Areas—>RouteKeepin命令，在Option栏中选ActiveClass和Subclass为RouteKeepin和All，在命令窗口中输入“x55”、“ix95”、“iy95”、“ix-95”等坐标，画出一个比板框小、比元件摆放区大一点地的区域（视具体情况而定，一般比板框小2~5mm）。

最后done。

[用z-copy的方法建立。

Edit—>Z-CopyShape，Option中的CopytoClass为RouteKeepin类、All子类，Size选Contract，Offset为5。

单击板框的边界，done]

9.如果有必要，可以设置布线禁止区。

Setup—>Areas—>RouteKeepout命令，在Option栏中选ActiveClass和Subclass为RouteKeepout和All，在命令窗口中输入相应的禁止布线区坐标，最后done。

10.建立布线规则、板层数量、层的颜色等参数。

可以倒入一个现成板的parameter。

File—>Import—>Parameter，选择从现成板导出的.prm文件。

AllegroPCBEditor手工建立电路板机械符号

1.File—>new，NewDrawing对话框中的drawingtype选MechanicalSymbol，输入一个文件名和文件位置。

2.Setup—>DrawingParameters设置图纸大小（一般为A2）；单位用mm时精度设为4，用mil时设为2；Extents画面大小LeftX和LowerY设为负值（如-50mm，-150mm），Width和Height比板的大小大一些。

MoveOringin设为（0，0）

3.设置网格点大小。

Setup—>Grids，在non-Etch（非电气的）的SpacingX、Y处设置大小（如0.1mm、10mil）。

4.建立板外框。

Add—>Line命令，在Option栏中选ActiveClass和Subclass为BoardGeometry和Outline，在命令窗口中输入“x00”、“ix100”、“iy100”、“ix-100”等坐标，画出一个板的外框。

最后done。

5.设置元件允许摆放区。

Setup—>Areas—>PackageKeepin命令，在Option栏中选ActiveClass和Subclass为PackageKeeping和All，在命令窗口中输入“x2020”、“ix80”、“iy80”、“ix-80”等坐标，画出一个比板框小一点地区域（视具体情况而定，一般小5~10mm）。

最后done。

6.添加定位孔。

Layout—>Pins命令，在Option栏中点击Padstack的“…”，选择定为孔（如Hole110），在命令窗口中输入“x55”等定位孔坐标。

最后done。

7.如果有必要，可以设置45度或圆弧形的边角。

Dimension—>chamfer命令，在Option栏中设置TrimSegment的值（First为5mm、Second为0），分别点击一个倒角的两条边或用鼠标左键框住所要的倒角。

最后done。

8.如果有必要，可以标注尺寸。

Dimension—>Parameter…命令，在Drafting对话框中设置标准、单位、文字大小、线的宽度等参数，然后用Dimension—>LinearDim命令，option的类和子类选“BoardGeometry/Dimension”，在要标注的起始地方点击一下，在结束点再次点击一下，画出标注尺寸，最后done。

9.倒角的标注。

Dimension—>ChamferLeader命令，单击45度的斜线（倒角线），在附近适当的位置再点击鼠标左键，最后done。

10.如果有必要，可以加上说明文字。

Add—>Text命令，option的类和子类选“BoardGeometry/Dimension”。

11.可以设置允许/禁止元件摆放区、允许/禁止布线区和禁止过孔区，方法同手工建立电路板中的设置。

12.File—>Save，保存.dra文件，同时建立了一个.bsm文件。

如果没有创建.bsm文件，可以选择File—>CreateSymbol命令建立.bsm文件。

公司LOGO直接导到PCB板上

方法一:

将颜色黑白处理过的bmp文档用RATARaster（BMP）toAllegro（IPF）程序转换成Allegro能够导入的IPF格式，再用PCBEditor直接导入（file—>importIPF）。

在生成光绘文件时，选择Manufacture-〉pen3，将它转换成丝印层。

Manufacture—>FilmControl—>Silkscreen_Top,Add“MANUFACTURING/PEN3”。

方法二:

13.将logo拷贝粘贴到AutoCAD中

14.在AutoCAD中用轮廓线将Logo描绘，save成.dxf文档

15.在Allegro中新建formatSymbol,Import该.dxf文件，然后用ComposeShape命令将Logo轮廓线合成Shape，存盘，生成一个FormatSymbol

16.在.brd中可直接place此symbol。

方法三:

1.CorelDraw弄要的东东（Fancy），导出dxf。

2.IntelliCAD转换成封闭曲线（没有这一步下面Allegro导入的就不是SHAPE而是LINE了）

3.Allegro导入PackageGeometry/Place_Bound_Top（具体的层无所谓，只要支持SHAPE就行－ETCH除外）

4.导出Sub-Drawing,用UE一次性替换到新建的SUBCLASS（如我取名为Auto_Silk_SH_Top等）

5.再导入Allegro.......Done!

方法四:

将logo做成mechanicalsymbol,然后Place-〉Manualy装入PCB板，在生成丝印层时选择该logo符号。

Allegro PCB封装制作

 在制作封装之前，先确定你需要的焊盘，如果库中没有，那就要自己画了，（焊盘的pastemask和焊盘一样大小，soldermask比焊盘大10mil） 制作二极管1N5822SMD，实际尺寸：

480milX520mil 

 一、添加元件焊盘

1.启动AllegroPCBDesign16.2，选择File—>New，在弹出对话框中，输入封装命名W_LLFB（做好封装后还可另存为一个名字），选择packagesymbol（手工制作封装）

2.setup —>design中选择单位（mil或millimeter），Extends中选画面的左下角坐标和画面大小（比元件大一些就行）。

3.选择layout —>pins命令，对控制面板的options进行设置，Connect为有引脚编号，Mechanical为无引脚编号；copymode一般为Rectangular，还有一种是极坐标式；XQty和YQty表示X或Y方向的引脚数量，Spacing表示两个焊盘间的间距，Order表示引脚排列的方向；Rotation表示焊盘是否要旋转一个角度；Pin#表示当前引脚编号的初始值（BGA或PGA的引脚号写A1，每一排一个初始号码），Inc表示下一个引脚编号的增加值；TextBlock表示引脚文字、元件标号文字等字体号（在Setup的Text中设置具体的长、宽和粗）；OffsetX和OffsetY表示文字位置在X和Y方向上的偏移量。

4.Padstack中选好需要的焊盘SND315_157；在命令窗口输入x 00，（焊盘的中心坐标是0，0）这样就把焊盘放到坐标原点；接着输入x0-354，放入了第二个焊盘，（354mil是实际两焊盘间的距离，如果放不进的话，可能是放的位置超出了画面范围）。

  二、添加元件实体范围（SMD：

比实际尺寸大10mil；DIP:

比实际尺寸大1mm）

 选择shape—rectangular（长方形）命令，对控制面板的options进行设置，选择

Package Geometry和Place-Bound-Top输入x-248-440（长方形左下角坐标）回车，x24886（右

上角坐标）回车，这样就出现了长方形包围焊盘的画面。

 三、添加丝印层边框

 选择Add—rectangle，对控制面板的options进行设置，选择PackageGeometry和

Silkscreen_Top,后在命令栏输入x-240-432 回车 x24078（将长方形边长减小0.2mm=实际尺

寸）

 四、添加装配层边框

  与三，差不多，只是选择PackageGeometry和Assembly_Top，命令栏输入x-232-424 回车x

23270（将长方形边长再减小8mil）

 五、添加元件Labels和RouteKeepout

1. 添加装配层元件值：

选择Layout—〉Labels—〉ComponentValue命令，对控制面板options进行设置：

选择componentvalue和Assembly_Top，在适当位置点击鼠标左键，在命令窗口输入***，右键done。

2. 添加丝印层元件序号：

选择Layout—〉Labels—〉RefDes命令，对控制面板options进行设置：

选择RefDes和Silkscreen_Top，在适当位置点击鼠标左键，在命令窗口输入D*（只能一位字母加一颗星），右键done。

3.（可选）添加元件类型；选择Layout—Labels—Device命令，对控制面板的options进行设置：

选择Device Type和Assembly_Top, 在适当位置点击鼠标左键，在命令窗口输入DEVTYPE*，回车.

4.（可选）添加routekeepout（对于光学定位点）。

用shape画圆或长方形，在option中选routekeepout和all。

 六、设置元件高度

高度设为0，可以将另一个元件叠加在其上。

选择SetUp—Areas—PackageHeight命令，在元件上左键点击一下，对控制面板的options进行设置，最后保存文件。

完毕！

注：

元件的标号写在RefDes的SilkscreenTop上，元件值的文字写在componentvalue的AssemblyTop上，这样便于出光绘时选择silkscreen时只有元件标号，在输出元件焊接图纸时选择AssemblyTop只有元件值。

Devicetype可无，在出光绘时，全部选“GerberRS274X”

Allegro 已有PCB封装中管脚序号的修改

1.在allegroPCB中打开元件的.dra文件。

2.修改元件编号。

Edit—〉Text，右边栏Option的find中选text，点击管脚编号直接修改

3.file—〉save

Allegro PCB中已有元件的封装更改

1.在allegroPCB中打开.brdPCB文件。

2.Place—〉UpdateSymbols...，在弹出的窗口中选择要更新的元件和更新参数，Reflash。

3.file—〉save

Allegro PCBEditor线宽、间隔、过孔、差分对参数设置

4.Setup—〉Constraints—〉ConstraintMangement（Cmgr）

5.在Cmgr中的Physical栏PhysicalConstraint—〉AllLayers的Objects中右键选择Creat，创建新的约束规则，可以对线宽，Neck宽度，差分对间隔和过孔大小进行设置。

也可以按Net进行设置。

6.在Cmgr中的Spaceing栏SpacingConstraint—〉AllLayers的Objects中右键选择Creat，创建新的约束规则，可以对线间，线与孔、线与焊盘间等间隔进行设置。

也可以按Net进行设置。

7.在Cmgr中的DRC栏，可以看到规则检查出错的原因。

Allegro 叠层参数设置

4-12层1.6mm厚线路板层叠见allegro教程目录下《PCB层叠》文档。

Allegro 元件管脚序号的字体大小设置

在颜色管理窗口中选出PackageGeometry的PinNumber；在Edit菜单中选择Change；在右侧的Option分栏中ActiveClass和Subclass分别选PackageGeometry和PinNumber，修改字号；Find中只选text。

用鼠标框出需要修改的全部元件，PinNumber字体立即更改，最后done。

Allegro差分线的规则设置

1.定义PCB中差分对（pair）的名称

在Allegro菜单点击logic-->Assigndifferentialpair，在netfilter中选择所要设的net1,net2,或直接在boardfile中点选net,在RuleName中key入pair名称﹐点右下方的Add后会自动增加到上方的RuleSelectionArea中﹐可以点Modify或Delete来修改或删除所设的pair.

2.设置差分对约束规则

在约束规则管理器（CM）中的Electrical栏的电气约束设置（ElectricalConstraintSet）中，Routing标签下DifferentialPair对应得Objects处，右键Creat电气CSet，写入一个规则名称，然后填入差分对的间隔、线宽等参数（参数值可由叠层设置中获得）。

注1：

LengthToleranceindicatestheamountoftoleranceallowedbetweenthetotallengthordelayofthetwonets.（两net之间的误差范围）

注2：

PrimaryMaxSepindicatesthemaximumedgetoedgespacingbetweenadifferentialpair.（指该pair本身的间距）

注3：

SecondaryMaxSepindicatesanedgetoedgespacingthatisgreaterthatthePrimaryMaxSepvalue.Thisallowsanincreaseinthespacingbetweenthedifferentialpairwhennecessary.Thetotalamountofetch/conductoronanetcannotexceedthisamount.（必要时允许增大该pair本身的间距到此值）

3.分配差分线规则给PCB差分对名称

在约束规则管理器（CM）中的Electrical栏的网络设置（Net）中，Routing标签下DifferentialPair对应得Objects处，找到定义过的差分对名称，给它分配一个差分对规则。

File—〉close

4.差分对布线的修线

选择Route—〉slide，可选中其中一根移动。

在Option中选择Corners45或Arc可以走45或圆弧拐角，Bubble中选Shove或Hug可以推挤或拥抱布线，选Viawithsegments，在slide修线时可以上Via移动。

在Find中选择ClineSegs不选RatTs，可以让Slide修线针对差分对中的一根进行而不影响另一根。

布线时右键可选一对Via的水平或垂直打孔。

allegro中如何设置等长线（无串联电阻）问题

在菜单中选择Setup–>Constrains–>Electrical，在弹出的AllegroConstraintManager中选择“Electrical”栏下的“NET”选项中的routing->Min/MaxPropagationdelays，然后就可以在右侧进行PropDelayMin和Max等长度参数的设置。

这里可以为每个不同的网络设置一个长度范围。

如图所示，我们为部分网络设为了1166MIL-1168MIL的范围。

其中红色表示当前的走线并不在所设定范围，并将其差值都显示出来，非常直观。

设定好后，保存并返回到布线器中，须要选将线走好后才能进行等长修正。

点选

快捷图标或是选择Route–>DelayTune对已走好的线进行修正,此时应注意右下角的长度提示，当它落在中间那格时显示绿色，表示达到设定的长度规定，而红色表示超过了约束范围。

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Xnet概念和Xnet等长设置

通常把连续的几段由无源元件（电阻，电容或电感）连接的NET合称为Xnet，如图3所示。

图3Xnet示例

图2中将DD*和UBDD*设置为同一个Xnet。

对属于该Xnet的所有信号等长控制。

Xnet等长设置分为以下步骤：

   1.设置Xnet的器件模型

   选择要设置Xnet的器件（图2中为排阻RA1－RA4），创建ESpiceDevicemodel，Allegro将自动填入模型名称，电路类型－Resistor，PIN连接顺序：

1，8，2，7，3，6，4，5，表示1和8是一个电阻（见图2）。

至此，查看排阻两边NET都添加了同一Xnet属性。

   2.Xnet的等长设置

（1）建立Xnet的pinpair：

在Allegro中打开constraintmanager，选择relative_propagation_delay属性。

已设置的Xnet自动显示，选择Xnet建立pinpair，Allegro提供整个项目中Xnet关联的起始pin和结束pin。

选择需要等长设置的起始pin和结束pin。

（2）建立等长group：

选中所有需要设置等长的pinpair，创建名为R_IDE_DATA的MATCHGROUP，在与relative_propagation_delay对应的工作窗体选择区中出现了刚创建的R_IDE_DATA，其内含建立的pinpair,按照IDE总线走线等长要求设置走线误差10mil以内，一般选择最长走线为基准线（target）。

（3）走线完成后，重新打开constraitmanager对实际走线进行分析，Allergo自动显示分析结果，绿色表示走线以基准线为标准。

走线误差在10mil以内。

红色表示走线误差超过10mil，如果分析结果，大部分走线都为红色，可以适当调整基准线的选择。

   此外，Allegro在等长走线时。

会实时显示走线长度是否在误差范围内，可以使用蛇型线调整走线长度。

这些都极大的确保了布线可靠性。

SDRAM的布线规则

对于最高频率可达100M以上的SDRAM布线，SDRAM的数据线、时钟线、片选及其它控制信号需要进行线长匹配，由此提出以下布线要求：

（a）SDRAM时钟信号：

时钟信号频率较高，为避免传输线效应，按照工作频率达到或超过75MHz时布线长度应在1000mil（25.4mm）以内的原则及为避免与相邻信号产生串扰。

走线长度不超过1000mil，线宽10mil，内部间距5mil，外部间距30mil，要求差分布线，精确匹配差分对走线。

误差允许在20mil以内。

（b）地址,片选及其它控制信号：

线宽5mil，外部间距12mil，内部间距10mil。

尽量走成菊花链拓补。

可有效控制高次谐波干扰，可比时钟线长，但不能短。

（c）SDRAM数据线：