计算机组成原理习题答案第六章Word格式文档下载.doc

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集中方式的特点是读写操作时不受刷新工作的影响，系统的存取速度比较高；

但有死区，而且存储容量越大，死区就越长。

分散方式的特点是没有死区；

但它加长了系统的存取周期，降低了整机的速度，且刷新过于频繁，没有充分利用所允许的最大刷新间隔。

异步方式虽然也有死区，但比集中方式的死区小得多，而且减少了刷新次数，是比较实用的一种刷新方式。

６．一般存储芯片都设有片选端CS，它有什么用途？

片选线CS用来决定该芯片是否被选中。

CS＝０，芯片被选中；

CS＝１，芯片不选中。

７．DRAM芯片和SRAM芯片通常有何不同？

主要区别有：

①DRAM记忆单元是利用栅极电容存储信息；

SRAM记忆单元利用双稳态触发器来存储信息。

②DRAM集成度高，功耗小，但存取速度慢，一般用来组成大容量主存系统；

SRAM的存取速度快，但集成度低，功耗也较大，所以一般用来组成高速缓冲存储器和小容量主存系统。

③SRAM芯片需要有片选端CS，DRAM芯片可以不设CS，而用行选通信号RAS、列选通CAS兼作片选信号。

④SRAM芯片的地址线直接与容量相关，而DRAM芯片常采用了地址复用技术，以减少地址线的数量。

８．有哪几种只读存储器？

它们各自有何特点？

MROM：

可靠性高，集成度高，形成批量之后价格便宜，但用户对制造厂的依赖性过大，灵活性差。

PROM：

允许用户利用专门的设备（编程器）写入自己的程序，但一旦写入后，其内容将无法改变。

写入都是不可逆的，所以只能进行一次性写入。

EPROM：

不仅可以由用户利用编程器写入信息，而且可以对其内容进行多次改写。

EPROM又可分为两种：

紫外线擦除（UVEPROM）和电擦除（EEPROM）。

闪速存储器：

既可在不加电的情况下长期保存信息，又能在线进行快速擦除与重写，兼备了EEPROM和RAM的优点。

９．说明存取周期和存取时间的区别。

存取周期是指主存进行一次完整的读写操作所需的全部时间，即连续两次访问存储器操作之间所需要的最短时间。

存取时间是指从启动一次存储器操作到完成该操作所经历的时间。

存取周期一定大于存取时间。

１０．一个１K×

８的存储芯片需要多少根地址线、数据输入线和输出线？

需要１０根地址线，８根数据输入和输出线。

１１．某机字长为３２位，其存储容量是６４KB，按字编址的寻址范围是多少？

若主存以字节编址，试画出主存字地址和字节地址的分配情况。

某机字长为３２位，其存储容量是６４KB，按字编址的寻址范围是１６KW。

若主存以字节编址，每一个存储字包含４个单独编址的存储字节。

假设采用大端方案，即字地址等于最高有效字节地址，且字地址总是等于４的整数倍，正好用地址码的最末两位来区分同一个字中的４个字节。

１２．一个容量为１６K×

３２位的存储器，其地址线和数据线的总和是多少？

当选用下列不同规格的存储芯片时，各需要多少片？

１K×

４位，２K×

８位，４K×

４位，１６K×

１位，４K×

８位，８K×

８位。

地址线１４根，数据线３２根，共４６根。

若选用不同规格的存储芯片，则需要：

４位芯片１２８片，２K×

８位芯片３２片，４K×

４位芯片３２片，１６K×

１位芯片３２片，４K×

８位芯片１６片，８K×

８位芯片８片。

１３．现有１０２４×

１的存储芯片，若用它组成容量为１６K×

８的存储器。

试求：

（１）实现该存储器所需的芯片数量？

（２）若将这些芯片分装在若干块板上，每块板的容量为４K×

８，该存储器所需的地址线总位数是多少？

其中几位用于选板？

几位用于选片？

几位用作片内地址？

（１）需１０２４×

１的芯片１２８片。

（２）该存储器所需的地址线总位数是１４位，其中２位用于选板，２位用于选片，１０位

用作片内地址。

１４．已知某机字长８位，现采用半导体存储器作主存，其地址线为１６位，若使用１K×

４的SRAM芯片组成该机所允许的最大主存空间，并采用存储模板结构形式。

（１）若每块模板容量为４K×

８，共需多少块存储模板？

（２）画出一个模板内各芯片的连接逻辑图。

（１）根据题干可知存储器容量为２１６＝６４KB，故共需１６块存储模板。

１５．某半导体存储器容量１６K×

８，可选SRAM芯片的容量为４K×

４；

地址总线A１５～A０（低），双向数据总线D７～D０（低），由R／W线控制读／写。

请设计并画出该存储器的逻辑图，并注明地址分配、片选逻辑及片选信号的极性。

存储器的逻辑图与图５唱２０很相似，区别仅在于地址线的连接上，故省略。

地址分配如下：

A１５A１４A１３A１２A１１～A０

XX００———第一组

XX０１———第二组

XX１０———第三组

XX１１———第四组

假设采用部分译码方式，片选逻辑为：

CS０＝A１３?

A１２

CS１＝A１３?

CS２＝A１３?

CS３＝A１３?

　　１６．现有如下存储芯片：

２K×

１的ROM、４K×

１的RAM、８K×

１的ROM。

若用它们组成容量为１６KB的存储器，前４KB为ROM，后１２KB为RAM，CPU的地址总线１６位。

（１）各种存储芯片分别用多少片？

（２）正确选用译码器及门电路，并画出相应的逻辑结构图。

（３）指出有无地址重叠现象。

（１）需要用２K×

１的ROM芯片１６片，４K×

１的RAM芯片２４片。

不能使用８K×

１的ROM芯片，因为它大于ROM应有的空间。

（２）各存储芯片的地址分配如下：

相应的逻辑结构图如图５唱２１所示。

（３）有地址重叠现象。

因为地址线A１５、A１４没有参加译码。

１７．用容量为１６K×

１的DRAM芯片构成６４KB的存储器。

（１）画出该存储器的结构框图。

（２）设存储器的读／写周期均为０．５μs，CPU在１μs内至少要访存一次，试问采用哪种刷新方式比较合理？

相邻两行之间的刷新间隔是多少？

对全部存储单元刷新一遍所需的实际刷新时间是多少？

（１）存_______储器的结构框图如图５唱２２所示。

（２）因为要求CPU在１μs内至少要访存一次，所以不能使用集中刷新方式，分散和

异步刷新方式都可以使用，但异步刷新方式比较合理。

相邻两行之间的刷新间隔＝最大刷新间隔时间÷

行数＝２ms÷

１２８＝１５．６２５μs。

取１５．５μs，即进行读或写操作３１次之后刷新一行。

对全部存储单元刷新一遍所需的实际刷新时间＝０．５μs×

１２８＝６４μs

１８．有一个８位机，采用单总线结构，地址总线１６位（A１５～A０），数据总线８位（D７～D０），控制总线中与主存有关的信号有MREQ（低电平有效允许访存）和R／W（高电平为读命令，低电平为写命令）。

主存地址分配如下：

从０～８１９１为系统程序区，由ROM芯片组成；

从８１９２～３２７６７为用户程序区；

最后（最大地址）２K地址空间为系统程序工作区。

（上述地址均用十进制表示，按字节编址。

）现有如下存储芯片：

８K×

８的ROM，１６K×

１、２K×

８、４K×

８、８K×

８的SRAM。

请从上述规格中选用芯片设计该机主存储器，画出主存的连接框图，并请注意画出片选逻辑及与CPU的连接。

根据CPU的地址线、数据线，可确定整个主存空间为６４K×

８。

系统程序区由ROM芯片组成；

用户程序区和系统程序工作区均由RAM芯片组成。

共需：

８的ROM芯片１片，８K×

８的SRAM芯片３片，２K×

８的SRAM芯片１片。

主存地址分配如图５唱２３所示，主存的连接框图如图５唱２４所示。

A１５A１４A１３A１２　A１１　A１０～A０

０００———————————————８KBROM

００１———————————————８KBRAM

０１０———————————————８KBRAM

０１１———————————————８KBRAM

１１１１　１　　　———２KBRAM

１９．某半导体存储器容量１５KB，其中固化区８KB，可选EPROM芯片为４K×

８；

可随机读_______／写区７KB，可选SRAM芯片有：

４K×

４、２K×

４、１K×

４。

地址总线A１５～A０（A０为最低位），双向数据总线D７～D０（D０为最低位），R／W控制读／写，MREQ为低电平时允许存储器工作信号。

请设计并画出该存储器逻辑图，注明地址分配、片选逻辑、片选信号极性等。

该存储器的地址分配如下：

８EPROM　　　　００００H～０FFFH

８EPROM　　　　１０００H～１FFFH８KBROM

４RAM（２片）　　　２０００H～２FFFH

４RAM（２片）　　　３０００H～３７FFH

４RAM（２片）　　　３８００H～３BFFH

７KBRAM

A１２?

A１１

CS４＝A１３?

A１１?

A１０

２０．某机地址总线１６位A１５～A０（A０为最低位），访存空间６４KB。

外围设备与主存统一编址，I／O空间占用FC００～FFFFH。

现用２１６４芯片（６４K×

１）构成主存储器，请设计并画出该存储器逻辑图，并画出芯片地址线、数据线与总线的连接逻辑以及行选信号与列选信号的逻辑式，使访问I／O时不访问主存。

动态刷新逻辑可以暂不考虑。

存储器逻辑图如图５唱２６所示，为简单起见，在图中没有考虑行选信号和列选信号，行选信号和列选信号的逻辑式可参考下题。

在６４KB空间的最后１KB为I／O空间，在此区间CS无效，不访问主存。

２１．已知有１６K×

１的DRAM芯片，其引脚功能如下：

地址输入A６～A０，行地址选择RAS，列地址选择CAS，数据输入端DIN，数据输出端DOUT，控制端WE。

请用给定芯片构成２５６KB的存储器，采用奇偶校验，试问：

需要芯片的总数是多少？

并请：

（１）正确画出存储器的连接框图。

（２）写出各芯片RAS和CAS形成条件。

（３）若芯片内部采用１２８×

１２８矩阵排列，求异步刷新时该存储器的刷新间隔。

（１）需要的芯片数＝１２８片

（２）存储器正常读写操作时，RAS比CAS先有效，由于行、列分时传送，所以RAS与CAS也应分时出现，且RAS在先，CAS在后，分别与时间因素t１，t２有关。

A１７～A１４用于译码选择１６个不同的１６KB空间，译码电路如图５唱２８所示，RAS和CAS的形成条件分别为：

RAS０＝A１７?

A１６?

A１５?

A１４?

t１

…

RAS１５＝A１７?

CAS０＝A１７?

t２

CAS１５＝A１７?

　　（３）若芯片内部采用１２８×

１２８矩阵排列，设芯片的最大刷新间隔时间为２ms，则相邻两行之间的刷新间隔为：

刷新间隔＝最大刷新间隔时间÷

１２８＝１５．６２５μs可取刷新间隔１５．５μs。

２２．并行存储器有哪几种编址方式？

简述低位交叉编址存储器的工作原理。

并行存储器有单体多字、多体单字和多体多字等几种系统。

多体交叉访问存储器可分为高位交叉编址存储器和低位交叉编址存储器。

低位交叉编址又称为横向编址，连续的地址分布在相邻的存储体中，而同一存储体内的地址都是不连续的。

存储器地址寄存器的低位部分经过译码选择不同的存储体，而高位部分则指向存储体内的存储字。

如果采用分时启动的方法，可以在不改变每个存储体存取周期的前提下，提高整个主存的速度。

２３．什么是高速缓冲存储器？

它与主存是什么关系？

其基本工作过程如何？

高速缓冲存储器位于主存和CPU之间，用来存放当前正在执行的程序段和数据中的活跃部分，使CPU的访存操作大多数针对Cache进行，从而使程序的执行速度大大提高。

高速缓冲存储器的存取速度接近于CPU的速度，但是容量较小，它保存的信息只是主存中最急需处理的若干块的副本。

当CPU发出读请求时，如果Cache命中，就直接对Cache进行读操作，与主存无关；

如果Cache不命中，则仍需访问主存，并把该块信息一次从主存调入Cache内。

若此时Cache已满，则须根据某种替换算法，用这个块替换掉Cache中原来的某块信息。

２４．Cache做在CPU芯片内有什么好处？

将指令Cache和数据Cache分开又有什么

好处？

Cache做在CPU芯片内可以提高CPU访问Cache的速度。

将指令Cache和数据Cache分开的好处是分体缓存支持并行访问，即在取指部件取指令的同时，取数部件要取数据。

并且，指令在程序执行中一般不需要修改，故指令Cache中的内容不需写回到主

存中去。

２５．设某机主存容量为４MB，Cache容量为１６KB，每块包含８个字，每字３２位，设计一个四路组相联映像（即Cache每组内共有四个块）的Cache组织，要求：

（１）画出主存地址字段中各段的位数。

（２）设Cache的初态为空，CPU依次从主存第０、１、２、?

、９９号单元读出１００个字（主存一次读出一个字），并重复按此次序读８次，问命中率是多少？

（３）若Cache的速度是主存的６倍，试问有Cache和无Cache相比，速度提高多

少倍？

（１）主存容量为４MB，按字节编址，所以主存地址为２２位，

区号

（８位）

组号

（７位）

组内块号

（２位）

块内地址

（５位）

（２）由于每个字块有８个字，所以主存第０、１、２、?

、９９号字单元分别在字块０～１２中，采用四路组相联映像将分别映像到第０组～１２组中，但Cache起始为空，所以第一次

读时每一块中的第一个单元没命中，但后面７次每个单元均可以命中。

命中率＝Nc

Nc＋Nm＝１００－１３＋７×

１００

８×

１００＝９８．４％

　　（３）设Cache的存取周期为T，则主存的存取周期为６T。

有Cache的访存时间＝H×

Tc＋（１－H）×

（Tm＋Tc）＝Tc＋（１－H）×

Tm＝T＋

（１－９８．４％）×

６T＝１．０９６T

无Cache的访存时间为６T

所以速度提高倍数＝６÷

１．０９６＝５．４７倍。

２６．什么叫虚拟存储器？

__________采用虚拟存储技术能解决什么问题？

虚拟存储器由主存储器和联机工作的辅助存储器（通常为磁盘存储器）共同组成，这两个存储器在硬件和系统软件的共同管理下工作，对于应用程序员，可以把它们看作是一个单一的存储器。

采用虚拟存储技术可以解决主存容量不足的问题。

虚拟存储器将主存和辅存的地址空间统一编址，形成一个庞大的存储空间。

在这个大空间里，用户可以自由编程，完全不必考虑程序在主存是否装得下以及这些程序将来在主存中的实际存放位置。

２７．已知采用页式虚拟存储器，某程序中一条指令的虚地址是：

０００００１１１１１１１１０００００。

该程序的页表起始地址是００１１，页面大１K，页表中有关单元最末四位（实页号）见下表：

虚页号装入位实页号

００７H１０００１………

３００H１００１１………

３０７H１１１００　　请指出指令地址（虚地址）变换后的主存实地址。

页面大小１K，页内地址１０位，根据页表，可以得出主存实地址为１１００１１１１１０００００。

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