DRAM的基本工作原理.docx

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DRAM的基本工作原理

DRAM的基本工作原理

林振華

內容標題導覽：

｜前言｜DRAM的工作原理｜記憶單元｜感應放大器｜

前言

由於資訊科技的帶動使得半導體記憶體的技術突飛猛進，尤其這三十幾年來DRAM由最早期的1KDRAM到目前的512MDRAM不論是記憶容量的增加、存取速度的提昇、每單位位元的成本降低等改變速度都非常快速，因此DRAM的相關技術無疑已經是半導體技術的領先指標了。

然而，自4KDRAM改用單一電晶體+電容的記憶單元結構以來基本記憶單元（MemoryCell）的結構特性並未改變太多，因此雖然目前記憶容量已經增加到512M以上，然而DRAM的基本工作原理仍然是沒有太大改變。

DRAM的工作原理

DRAM的結構

MOSDRAM的標準架構如圖1所示，每個記憶單元可儲存一個位元的數位資料"0"或"1"，記憶單元藉由行（row）與列（column）方式的排列形成二次元陣列，假設由n行和m列的記憶單元所排列成的二次元陣列時可以構成n×m=N位元記憶體。

當資料寫入或由記憶單元中讀取時，是將記憶單元的位址輸入行和列位址緩衝器（addressbuffer），並利用行解碼器（rowdecoder）選擇n條字元線（wordline）中特定的一條，每一條字元線會與m條位元線（bitline）和m位元的記憶單連接，位元線與記憶單元之間具有一個感應放大器放大儲存在記憶單元中的訊號，因此m條位元線具有m個感應放大器（senseamplifier）。

當選擇字元線之後，列解碼器（columndecoder）會選擇m條位元線其中的一條，被選擇的位元線之感應放大器透過資料輸出入線（I/O線）與輸出入線路連接，然後根據控制線路的指令進行資料讀取或寫入。

其中，輸出入線路是由輸出預放大器、輸出主放大器和資料輸入緩衝器等線路所構成。

根據以上的介紹DRAM的基本架構包括：

˙排列成二次元陣列的記憶單元。

˙感應放大器。

˙位址緩衝器（行/列）及位址解碼器（行和列）。

˙輸出預放大器、輸出主放大器和輸入緩衝器等輸出入線路。

˙控制線路等。

而資料的傳輸路徑則是藉由字元線、位元線、資料輸出入線（I/O線）等路徑進行傳遞。

記憶單元

記憶單元的基本結構

自4KDRAM之後，DRAM記憶單元的結構便是由一個電晶體和一個電容所構成。

雖然後來陸續提出一些新的DRAM記憶單元結構，但是不論元件數目或是線路數目方面，都比1個電晶體+1個電容的結構複雜，因此即使64~256MDRAM仍繼續使用這種結構的記憶單元。

構成一位元的記憶單元必須具有下列部份：

˙儲存資料的電容

˙啟動記憶單元的字元線

˙由記憶單元讀寫資料的位元線

因此1電晶體+1電容型的記憶單元是具有上述三個部份的最簡單結構。

其等效線路如圖2（a）所示，目前構成記憶單元中所用的電晶體大部分是n通道MOS的電晶體（nMOS），構成電容的兩個電極中施加電壓的電極稱為cellplate，另一邊用來儲存資料的電極則稱為儲存節點（storagenode）。

記憶單元中的MOS電晶體又特別稱為轉移閘極（transfergate），這種記憶單元的主要特徵為：

˙因為元件和線路的數目少，所以記憶單元所佔的面積很小，可以容易地達到高集積度。

˙由於記憶單元本身沒有放大功能，為了偵測位元線上的微小訊號，因此必須額外具有感應放大器。

˙讀取時，儲存在電容中的電荷會消失，因此讀取之後必須進行再寫入的動作。

˙儲存在電容中的電荷會因為漏電流而逐漸消失，因此必須週期性地進行再寫入（refresh）的動作。

典型1MBDRAM所用的twinwellCMOS，三層多晶矽（polysilicon）和一層鋁導線製程所形成1電晶體+1電容的記憶單元結構如圖2（b）及圖2（c）所示，這種記憶單元的結構稱為平面型記憶單元，圖2（b）是六個記憶單元的平面圖，圖2（c）則是平面圖中A-A'直線的橫截面。

記憶單元中，是由第一層多晶矽（polyI）構成電容的cellplate、第二層多晶矽（polyⅡ）構成字元線上n通道MOS的轉移閘極，儲存的資料是以電荷的形式儲存在電容中，資料的讀寫則是藉由第三層多晶矽（polyⅢ）所形成的位元線來控制。

為了降低polyⅢ所形成的位元線電阻，有時位元線的材料會使用高熔點金屬的矽化物和多晶矽所形成的二層結構。

字元線是由polyⅡ和重疊的鋁導線所構成，並控制polyⅡ和鋁導線之間的間隔使其導通，字元線的電阻越小，則訊號傳輸的速度越快。

施加在cellplate上的電壓為1/2電源電壓（Vcc/2）。

雖然圖2（a）記憶單元的等效線路非常簡單，但是如果要提高DRAM的集積度並降低成本，必須設法不斷地提昇記憶單元的製程技術；因此，完成記憶單元的製程技術開發之後，幾乎便完成了DRAM製程開發的70%~80%工作。

圖21電晶體+1電容型的記憶單元

圖2（b）平面圖（省略AI導線）

記憶單元的基本動作

記憶單元的基本動作可分為儲存資料、寫入資料及讀取資料三種。

nMOS的水庫模型

DRAM的記憶單元是由MOS電晶體和電容所構成，電晶體的主要功能就如同開關控制電荷訊號寫入電容，或是由電容中讀出，電容的主要目的則是存取電荷。

為了簡單說明起見，記憶單元中的nMOS閘極相當於水庫的水門用來控制水的進出，儲存在電容中的電子相當於水庫中的水，而電子的電位則相當於水位的高低。

圖3（a）是nMOS的等效線路，圖3（b）是橫截面圖，圖3（c）~（g）是源極（source）、閘極（gate）下方和汲極的電子電位，當源極電位（VS）和汲極電位（VD）分別為0V和5V時，由於電子帶負電因此在5V端的電子位能反而較低；根據上述的水庫模型，可以將源極視為水位較高，而汲極水位較低的兩個水源。

當閘極電壓VG為0V時，如圖3（c）閘極的位能比源極高出VTH，因此電子無法由源極流到汲極，就好像水（電子）被水門（閘極）截斷而無法流動。

當施加正電壓於閘極時，閘極下方的電子電位開始降低，當閘極電位降到與源極電位相等時，如圖3（d）電子開始可以由源極流向汲極，使閘極電位與源極電位相等的外加電壓VG定義為nMOS的臨界電壓（VTH）。

因此，當閘極電壓開始增加時就如同水門開始打開讓水由高水位（源極）流到低水位（汲極）的情形一樣。

圖3（e）和（f）為閘極電壓VG滿足0≦VG-VTH≦VD的條件時，閘極下方的電位介於源極電位和汲極電位之間，此時如同水門半開的情形，因此水（電子）可以由源極流到汲極。

圖3（g）是閘極VG滿足VG-VTH=VD的條件時，這時由於閘極電位與汲極電位相等，如同水門全開的情形，如果VG進一步增加使得VG-VTH≧VD時，稱為三極管區域。

如上述，nMOS的閘極就如同水門一樣，可以藉由外加電壓的大小，控制電子由高電位的源極流到低電位的汲極。

記憶單元的水池模型

記憶單元中nMOS的工作原理可用前述的水庫模型來說明，而電容則可以用圖4的水池模型來說明。

電容可視為是用來儲存電子（水）的水池，位元線則相當水池的水道，字元線則用來控制水庫的水門（電晶體閘極）。

以下利用上述的水池模型來說明記憶單元的資料儲存、資料寫入和資料讀取三個基本動作（電源電壓Vcc=5V）。

儲存資料

資料儲存的情形如圖5所示，當水門關閉時（字元線0V），水池中的水無法流出水池，外面的水也無法流入，儲存在水池中的水位維持不變，因此能達到儲存資料的功能，水池中水位的高低可以用來表示二進位的"0"或"1"。

由於電子帶負電因此處於正電位的電子電位較低，所以電位為0V時相當於水池滿水位的高水位狀態，可用來代表二進位的"0"（"L"）。

當電位為5V時，相當於水池中沒有水的低水位狀態，可用來代表二進位的"1"（"H"）。

當水門關閉，水道（位元線）的水位對於水池沒有影響，電容電位可以維持不會受到改變，因此可以用來儲存資料。

資料寫入記憶單元的動作

資料寫入記憶單元的動作如圖6所示，可分為寫入"0"的情形和寫入"1"的情形兩種，圖6（a）為寫入"0"的情形，圖6（b）則為寫入"1"的情形。

將"0"寫入記憶單元中的順序如下：

t1：

根據之前的資料，水池可能為滿或空的狀態。

t2：

將水道水位上升到全滿，相當於低電位狀態（電位為0V）。

t3：

然後利用字元線控制（字元線6V）將水門打開，由於水道水位全滿為高水位狀態，因此水道中的水會流入水池將水池填滿，使水池成為高水位（低電位狀態"0"）。

實際的操作順序也可先打開水門之後，再提昇水道中水位進行寫入的動作。

將"1"寫入記憶單元中的順序如下：

t1：

根據之前的資料，水池可能為滿或空的狀態。

t2：

將水道的水位下降到空的狀態，相當於高電位狀態（電位為5V）。

t3：

然後利用字元線控制（字元線6V）將水門打開，由於水道水位全空為低水位狀態，因此水池中的水會流到水道，使水池全空成為低水位（高電位狀態"1"）。

寫入"1"的順序最好遵照上述t2和t3的順序，如果寫入"1"，Vcc=5V的電位時，水門必須全開到與水道的水位相等，因此字元線的"H"電位必須高於Vcc+VTH（VTH為電晶體的臨界電壓），這種情形稱為字元線昇壓。

由圖6（a）可知，寫入"0"時不需要字元線昇壓，但是寫入"1"時，如果字元線的"H"電位只有Vcc而水池原本為滿水位時，即使水門打開讓經由水道流走，最後仍會剩下VTH部份水位的水殘留，無法讓水池的水完全流光。

此時寫入"1"的電位減少了VTH只有Vcc-VTH。

因此，字元線昇壓是DRAM的重要線路技術。

圖6記憶單元的寫入動作

記憶單元的讀取動作

由記憶單元中讀取資料的動作如圖7，圖中所介紹的是1MDRAM以後所使用的位元線（1/2）Vcc預充電技術，圖7（a）為讀取"0"的動作，圖7（b）為讀取"1"的動作。

讀取動作較寫入步驟複雜，由於水道（位元線）的電容量CB（CB=250~300fF）大於水池（電容）的容量（Cs=30~40fF），且水道中的水量比水池的水多，因此打開水門讀取資料時，很容易發生水由水道倒灌水池的現象。

讀取"0"時的順序如下：

t1：

水池水位全滿（電位0V），水道的水位先預設在2.5V。

t2：

打開水門（字元線6V），水池的水流到水道，由於水池中的水量很小，因此只能造成水道的水位微幅上升；當水門打開之後，水道中的電位會變成2.3V左右。

水位的變化為：

因此，當感應放大器偵測到水道的水位產生Δ0的變化時，便可以辨別出水池中的資料為"0"，

讀取"1"時的順序如下：

t1：

水池水位全空（電位5V），水道的水位先預設在2.5V。

t2：

打開水門（字元線6V），水道的水流到水池，使得水道的水位下降，水道電位變成2.7V左右。

水位的變化為：

因此，當感應放大器偵測到水道的水位產生Δ1的變化時，便可以辨別出水池中的資料為"1"。

記憶單元的讀取電壓

DRAM記憶單元的基本結構是由1電晶體+1電容所構成，記憶單元的等效電路如圖8。

如上述，DRAM由記憶單元讀取資料時，主要是藉由位元線的電壓變化經感應放大器辨別記憶單元中儲存為"0"或"1"的訊號，讀取資料時所需要的讀取電壓，可以由記憶單元的等效電路求出。

假設記憶單元的電容量Cs，位元線的floating電容量為CB。

當寫入"1"或"0"到記憶單元時，儲存節點的電位VSN為Vcc或是0；Cellplate的電位為VCP，位元線的電位為VBL，所以Cs和CB儲存的電荷量和為：

如果位元線維持floating狀態，傳移閘極為on的狀態時（字元線WL的電位會大於VBL+VTH），儲存節點和位元線的電位為VSN'=VBL'，電荷量的和為：

...............

（2）

讀取時的位元線電位的變化為ΔVBL時，根據式

（1）和

（2）：

由上式可知ΔVBL與cellplate的電位VCP無關。

˙當位元線的預充電電位VBL=Vcc時，

˙如果位元線的預充電電位VBL=（1/2）Vcc時，

位元線的電位變化如圖8所示。

實際上DRAM工作時，位元線電位變化尚未完全結束，感應放大器便已經開始辨別訊號電壓，因此感應放大器判別的訊號電壓實際上為：

由於感應放大器實際判別的訊號電壓是位元線未改變完全的電壓，因此必須乘上補償係數η，η一般在0.6~0.9的範圍之內。

由式（6）可知，CB/CS的值決定訊號電壓ΔVBL的大小，CB/CS的值越小時，位元線的讀取電壓ΔVBL越小，通常CB/CS的值約為10左右；因此，感應放大器可辨別的電壓ΔVBL=200mV。

由於感應放大器所能辨別的訊號電壓為200mV，為了偵測微小訊號，DRAM的記憶單元必須具有放大功能的感應放大器線路。

感應放大器

感應放大器的特性要求

感應放大器主要是用來辨別位元線訊號的電壓變化，以判別記憶單元中所儲存的資料，因此感應放大器必須具備下列特性：

˙可以偵測微小的電壓差。

˙工作速度快。

˙工作電壓的範圍大。

˙消耗電力小。

˙面積小。

隨著DRAM的容量的增加和元件的縮小，連帶地必須設法提昇感應放大器的性能才能維持元件的正常運作。

如果是1電晶體+1電容型的記憶單元時，當打開字元線讀取儲存的"1"或"0"資料時，根據式（5）位元線電位差為：

ΔV值相當於感應放大器的輸入電壓，為了增加感應放大器的輸入電壓大小，所以必須儘量降低CB/CS的比值。

但是，當記憶容量增加使得DRAM的位元數增加時，會增加位元線電容CB使得ΔV的值減少。

而且隨著線寬縮小，電源電壓Vcc也變小，所以實際上的ΔV值會越來越小，因此如果要提高DRAM的容量，需要可以辨別最小輸入電壓的感應放大器。

此外，感應放大器的靈敏度與第2項要求的工作速度特性有關，一般而言，如果速度增加時，感應放大器的靈敏度會變差。

第3、4、5項的特性與製程技術和電路設計有關，當位元數增加時，感應放大器的數目也會增加，為了降低消耗功率，必須改用動態型線路而非定電流的設計。

而為了減少感應放大器的佔有面積，必須儘量採用簡單的線路設計（元件數目少的線路）。

為了線路的穩定性著想，感應放大器不能對電源電壓的改變太過敏感，因此感應放大器所要求的性能會隨著DRAM容量的增加而越來越嚴苛。

不過即使感應放大器的消耗功率小、元件面積小、工作穩定，但是由於感應放大器的靈敏度太差，仍然無法達到實用化的程度。

因此對於輸入電壓小的大容量DRAM記憶體，感應放大器的敏靈敏度將是最重要的性能。

感應放大器的基本線路

自1MBDRAM之後所發展的DRAM元件，都採用CMOS的技術，因此感應放大器的基本線路也改用CMOS元件來設計。

由於CMOS電晶體的良好特性，因此以CMOS元件所構成的感應放大器在消耗功率和雜訊方面，都獲得大幅的改善。

在訊號讀取方面，甚至進一步配合位元線的1/2Vcc預充電的方式，目前DRAM以CMOS感應放大器和（1/2）Vcc預充電方式的組合為主流。

圖9是感應放大器的基本線路。

兩條平行配置的位元線對與一個感應放大器連接，每個位元線都與多個記憶單元連接（一條位元線與128個連接），相鄰的記憶單元則與不同的字元線連接，這種記憶單元與位元線之間的連接方式結構稱為折曲位元線（foldedbitline）方式。

此外，也有在感應放大器的左右兩邊配置位元線的開放位元線方式（openbitline）。

感應放大器是由平衡型flip-flop的CMOS線路所構成，n通道的flip-flop由感應放大器的SAN驅動線啟動、p通道的flip-flop則由感應放大器的SAP驅動線啟動。

每個位元線對另外與位元線等位電路、雜訊去除單元及I/O閘極連接，雜訊去除單元的結構與記憶單元相同，其轉移閘極由反向字元線（ReverseWordLine）控制。

感應放大器的動作

圖9中的感應放大器在實際操作時，其工作時脈之間的關係如圖10所示。

感應放大器的動作是由施加在DRAM的行位址訊號（RAS）所控制，當RAS為"H"電位時，DRAM為待機狀態；RAS為"L"電位時，DRAM稱為啟動狀態。

在時間t0時，RAS為"H"電位，DRAM處於待機狀態，由於字元線為0V，BLEQ（位元線等位訊號）為"H"電位，所以各位元線為（1/2）Vcc電位的預充電狀態，而SAN和SAP也都維持（1/2）Vcc電位的狀態。

當時間t1時，BLEQ變成"L"電位，各位元線維持（1/2）Vcc電位變成floating狀態。

時間t2時，行解碼器依據外部所給予的行位址，選擇一條字元線（例如WL0），被選擇的字元線由於字元線昇壓的結果，因此其電壓大於Vcc。

與被選擇字元線連接的記憶單元中的電子可由位元線對的一端（BL端）讀出。

假設記憶單元記憶中儲存的資料為"0"時，根據式（5），BL的電壓改變為Δ0，這時BL的電壓仍維持為（1/2）Vcc。

在時間t3~t4的期間，由於SAN電壓逐漸降低而啟動n通道感應放大器，並放大BL和BL之間的電位差。

在本例中，雖然BL的電位會逐漸下降，但是BL的電位幾乎維持不變。

在時間t5~t6期間，隨著BL和BL之間的電位差變大，SAN迅速變為0V，SAP變成Vcc而啟動p通道感應放大器。

使得BL放電成0V，BL充電成Vcc而完成感應動作。

當感應動作完成之後也完成將記憶單元中原本儲存的資料重新寫入記憶單元的動作。

這個重新寫入儲存記憶單元資料的動作稱為重寫（refresh），對於DRAM而言是非常重要的動作。

在感應動作結束之後，由資料輸出端讀取資料時，列解碼器打開外部所輸入列位址所對應的I/O閘極（nMOS，Q7、Q8），並藉由I/O線、I/O線讀取資料。

如果是由資料輸入端寫入資料時，則是藉由I/O線、I/O線強行反轉感應放大器將記憶單元中儲存的資料改寫。

在時間t7時，由於已經完成讀取或寫入的動作，字元線電壓開始下降，記憶單元維持保持狀態。

在時間t8時，開始準備下個循環，BLEQ變為"H"，並將位元線對（BL、BL）短路使位元線成為等電位（1/2）Vcc電位。

同時SAP和SAN也變成（1/2）Vcc電位。

以上是感應放大器的基本工作時脈。

至於圖9感應放大器的基本線路中，反向字元線（NC0、NC1）的控制方式如下：

當沒有選擇任何字元線時，NC0、NC1都是"H"的狀態，假設在圖10的t2時選擇字元線WL0，與WL0連接的記憶單元和同一位元線連接的雜訊取消單元分離，所以NC0變成"L"的狀態，而NC1則保持"H"的狀態。

當時間t7時，WL0變成"L"而NC0則變回"H"，這樣控制的目的在於平衡每個感應放大器所連接的位元線對間的電容，以及讓轉移閘極MOS電晶體的源極和汲極間電容與字元線、位元線間的偶合雜訊互相抵銷。

以水池模型解釋感應放大器的工作原理

圖10以工作時脈的方式來說明感應放大器的工作原理，為了進一步說明起見，可以借用圖11的水池模型來說明感應放大器的工作原理，圖11中的時間與圖10中所對應的時間相同。

在時間t1時，記憶單元中儲存的資料為0V（"L"或"0"），由於水門關閉，左右水道的水位分別為2.5V。

在時間t2時，水門打開，水池中的水流入左水道使得左水道中的水位上升（相當於電子電位變成2.3V）。

在時間t3時，當SAN的電位逐漸下降成2.0V，施加在Q5閘極的電壓為0.5V，假設Q5的VTH=0.5，當SAN的電位低於2.0V時，施加在Q5閘極的電壓高於Q5的臨界電壓，因此Q5被打開。

而施加在Q6閘極的電壓只有0.3V

在時間t4時，SAN降到只有1.2V，由於Q5是打開的狀態，所以電流由左水道流到SAN（比喻成水的電子，實際上是相反地由SAN流向左水道所以左水道的水位上升）。

在時間t5時，SAP的電位開始逐漸增加（2.8V），這時施加在Q4閘極的電壓為-1.6V，於是Q4打開，電流由SAP流到右水道（相反地右水道的水位下降）。

另一方面，由於施加在Q3的閘極只有0V，所以Q3維持關閉狀態。

最後在時間t6時，SAN的電位變成0V，而SAP的電位變成5V。

由於在時間t6時，左水道的水位全滿（電位變成0V）而右水道的水位全空（電位為5V），所以水池中的水又變成全滿，而儲存的資料被重寫回儲存單元中。

在時間t7時，水門關閉，因此儲存的資料維持不變。

在時間t8時，nMOSQ0變成打開狀態（t1~t7圖中並未表示Q0）使左水道（水全滿）和右水道（水全空）的電位相等，這個步驟稱為位元線等位化，位元線的等位化對於記憶體讀取動作是非常重要的功能之一。

感應放大器的靈敏度分析

由於記憶單元中的儲存資料，是由感應放大器依據位元線的電位變化來決定，因此感應放大器的靈敏度將會決定記憶單元所必須具備的特性，接下來以非常簡單的模型來分析平衡型flip-flop感應放大器的靈敏度。

感應放大器的靈敏度定義為正向放大輸入電壓（平衡型的輸入電壓為輸入電壓差）時所需的最小輸入電壓，接下來以圖12n通道flip-flop感應放大器的等效線路，來分析感應放大器的靈敏度。

假設圖12中的Q1和Q2的電壓增益β、臨界電壓VTH等特性參數相同，且C1=C2，當時間超過Vs暫態波形的時間常數一定程度時，Q1和Q2會有一個維持關閉狀態。

其中β可用下式來表示：

β：

遷移率

W：

通道寬度

Leff：

有效通道長度

εox：

閘極絕緣層的介電常數

tox：

閘極絕緣層厚度

雖然理論上靈敏度可以達到無限小的程度，但是實際上元件設計和製造時彼此之間會有誤差產生，因此C1和C2之間會有差異。

加上存取時間的限制和Vs的暫態波形，不可能無限制的縮小，這些因素都會降低感應放大器的靈敏度。

由V1、V2隨時間變化的情形，可用電晶體Q1的電流ID1，和電晶體Q2的電流ID2表示成：

但是，即使是圖12的簡單電路也很難利用式（8）、式（9）的公式來分析靈敏度，因此必須藉由一些假設來簡化簡化分析步驟。

如果符合下列的假設時，靈敏度可以使用上述公式來求得（圖13）。

假設

˙在圖12的等效線路中，當V1和V2的電位差為S時，Q1和Q2開始打開的時間間隔為Δt，使V1、V2之間電位差變大的S最小值稱為靈敏度。

˙在分析的範圍內Q1、Q2都位於飽和區域內。

˙忽略偶合電容和VTH的基板效應。

˙V1（0）=V0

V2（0）=V0+S

但是在C1≧C2、β1≦β2、VTH1≧VTH2的前提下，容易產生錯誤動作：

在V2＞V1的假設下，則容易產生反向放大。

˙源極電壓Vs的暫態波形為線性。

Vs（t）=Vs0-Kt（K：

常數）

由式（8）和式（9），V1、V2的變化量ΔV1、ΔV2為：

可以表示成：

由式（10）和式（11），Q1和Q2打開的時間t1、t2分別為：

t=t2到t2+Δt之間的變化量：

式（15）中的[]內的第二項為t=t1~t2間的V1變化量，如果K很大時可以忽略，由假設

（1）│ΔV1│≧│ΔV2│可以得到：

雖然由式（16）無法完全描述感應放大器靈敏度的情形，但是由於Δt一定，因此仍可以達到定性描述的目的。

式（16）具有下列的物理意義

˙感應放大器的nMOSQ1、Q2的臨界電壓差（VTH1-VTH2）對於靈敏度沒有直接影響。

˙感應放大器的輸入點電容（相當於位元線的電容）C1和C2，nMOSQ1和Q2的β和誤差比會影響靈敏度。

˙源極電壓Vs的暫態特性會影響靈敏度，也就