数字电子钟逻辑电路设计 文档在线提供.docx
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数字电子钟逻辑电路设计文档在线提供
实习题目
指导教师
职称
学生姓名
学号
日期
实习题目
指导教师
职称
学生姓名
学号
日期
内蒙古师范大学计算机与信息工程学院
《数字电路》课程设计报告
实习题目
指导教师
职称
学生姓名
学号
日期
设计题目
数字电子钟逻辑电路设计
指导教师
戚桂美
职称
讲师
姓名
勿日勒
学号
200618524
日期
2008-10-24
数字电子钟逻辑电路设计
计算机与信息工程学院2006级2班勿日勒200018524
指导教师戚桂美讲师
摘要本次数字时钟电路设计使用了三片74LS161二进制计数器,三片74LS160十进制计数器和一片74LSOO二输入四与非门采用异步连接设计构成数字电子钟。
分、秒均使用60进制循环计数，时使用24进制循环计数。
关键词电子时钟；清零；循环计时
1设计任务及主要技术指标和要求
1.1设计任务：
用中小规模集成电路设计一台能显示时，分，秒的数字电子钟。
1.2主要技术指标和要求：
1.2.1由555定时器产生1Hz的标准秒信号。
1.2.2秒、分为00~59进制计数器
1.2.3时为00~23二十四进制计数器。
2引言
数字电子钟是一种用数字显示秒、分、时的计时装置，与传统的机械钟相比，具有走时准确、显示直观、无机械传动装置等优点，因而得到广泛的应用。
如，日常生活中的电子手表，车站、码头、机场等公共场所的大型数显电子钟。
3工作原理
数字电子钟所采用的是十六进制计数器74LS161和十进制计数器74SL160，根据时分秒各个部分的的不同功能，设计成不同进制。
秒的个位，需要10进制计数器，十位需6进制计数器（计数到59时清零并进位）。
秒部分设计与分钟的设计完全相同；时部分的设计为当时钟计数到24时，使计数器的小时部分清零，从而实现整体循环计时的功能。
3.14位同步计数器74LS161引脚结构图，如图1（74SL160的引脚结构与74SL161完全相同）：
3.2二输入四与非门74LS00引脚结构图，如图2：
3.374LS161功能如表1所示：
3.4非门真值表如表2所示：
输入
输出
P
T
CP
C
D1
D2
D3
Q0
Q1
Q2
Q3
L
×
×
×
×
×
×
×
×
L
L
L
L
H
L
×
×
↑
D0
D1
D2
D3
D0
D1
D2
D3
H
H
H
H
↑
×
×
×
×
计数
H
H
L
×
×
×
×
×
×
保持
H
H
×
L
×
×
×
×
×
保持
表174LS161功能表
A
B
Y
0
0
1
0
1
1
1
0
1
1
1
0
表2与非门真值表
4电路组成部分
4.1计数部分：
利用74LS161芯片，74LS160芯片和74LS00芯片组成的计数器，它们采用异步连接，利用外接标准1Hz脉冲信号进行计数。
4.2显示部分：
将三片74LS161芯片和三片74LS60的Q0Q1Q2Q3脚分别接到实验
箱上的数码显示管上，根据脉冲的个数显示时间。
5设计步骤及方法
所有74LS161芯片和74LS160的16脚接5V电源（置为1），3脚、4脚、5脚、6脚和8脚接地（置为0）。
74LS00芯片的14脚接5V电源（置为1），7脚接地。
5.1秒设计
秒部分具体设计如图3示：
图3秒部分设计图
秒的个位部分为逢十进一，十位部分为逢六进一，从而共同完成60进制计数器。
当计数到59时清零并重新开始计数。
秒的个位部分的设计：
利用十进制计数器74LS160和与非门74LS00在面包板上设计10进制计数器显示秒的个位。
计数器的1脚接高电平，7脚及10脚接1。
因为7脚和10脚同时为1时计数器处于计数工作状态.秒的个位和十位的2脚相接从而实现同步工作，15脚（串行进位输出端）接十位的7脚和10脚。
个位计数器由Q3Q2Q1Q0（0000）2增加到（1001）2时产生进位，并十位部计数器的2脚脉冲输入端CP，从而实现10进制计数和进位功能。
利用74LS161和74LS00在面包板上设计6进制计数器显示秒的十位：
7脚和10脚接各位计数器的15脚（串行进位输出端），当个位计数器由Q3Q2Q1Q0（0000）2增加到（1001）2时产生进位，并十位部分开始计数，通过74LS00对Q2Q1与非接入74LS161的1脚清零端和分个位计数器的2脚脉冲输入端CP，从而实现6进制计数器和进位功能。
5.2分钟的设计
分钟部分具体设计如图4示：
图4分部分设计图
分钟个位部分逢十进一，十位部分逢六进一，从而共同完成60进制计数器。
当计数到59时重新开始计数。
利用74LS160和74LS00设计10进制计数器显示分的个位：
1脚，7脚和10接高电平，15脚（串行进位输出端）接十位计数器的7脚和10脚。
当个位计数器由Q3Q2Q1Q0（0000）2增加到（1001）2时产生进位，十位计数器和各位计数器的2脚相接从而实现同步工作。
并将计数器的2脚脉冲输入端，从而实现10进制计数器和进位功能。
利用74LS161和74LS00在面包板上设计6进制计数器显示分的十位：
当由Q3Q2Q1Q0（0000）2增加到（0101）2时，通过74LS00对Q2Q1与非接入74LS161的1脚清零端和小时的个位计数器的2脚脉冲输入端，从而实现6进制计数器和进位功能。
5.3小时的设计
小时部分具体设计如图5示：
图5小时部分设计图
利用74LS160和74LS00设计10进制计数器显示小时的个位：
7脚和10脚接高电平。
15脚（串行进位输出端）接入十位计数器的7脚和10脚，个位计数器和十位计数器的2脚相接从而实现同步工作方式。
小时十位计数器的2脚脉冲输入端，从而实现10进制计数器和进位功能。
利用74LS161和74LS00在面包板上设计计数器显示分钟的十位：
当十位计数器由Q3Q2Q1Q0（0000）2增加到（0010）2并且个位计数器Q3Q2Q1Q0由（0000）2增加到（0100）2时，通过74LS00对十位计数器的Q1和个位计数器Q2与非，分别接入十位和个位的74LS161的1脚清零端，从而共同完成24进制计数器并清零。
6电路总体说明
通过外接时钟脉冲CP的作用下,秒的个位加法计数器开始记数，通过译码器和数码显示管显示数字即计数器。
当经过10个脉冲信号后，秒个位计数器完成一次循环，秒十位计数器的CP与秒个位计数器的CP同步,秒个位计数器的Qcc使得秒十位的P和T端同时为1（Qcc为进位端，当个位为9时进位并Qcc=1）,从而秒十位开始计数，秒十位计数器工作1次，通过译码器和数码显示管，秒十位数字加1。
当经过60个脉冲信号，秒部分完成一个周期，分钟个位计数器的CP通过秒十位计数器的Q2Q1与非得到脉冲，分钟个位计数器工作一次，通过译码器和数码显示管，分钟的个位数字加1。
分部分的工作方式与秒部分完全相同。
当经过3600个脉冲信号，分钟部分完成一个周期，小时个位计数器的CP通过分十位计数器的Q2Q1与非得到脉冲，小时个位计数器工作一次，通过译码器和数码显示管，小时的个位数字加1。
当小时个位部分完成一个周期，小时十位计数器的CP与小时个位计数器的CP同步,小时个位计数器的Qcc使得小时十位的P和T端同时为1,从而小时十位开始计数，小时十位计数器工作1次，通过译码器和数码显示管，小时的十位数字加1。
当小时十位部分计数到2同时小时的个位部分计数到4，小时个位计数器的清零端和十位计数器的清零端通过小时个位计数器的Q2和小时十位计数器的Q1与非得到信号，小时部分清零，从而完成了1次24小时计时。
电路图总体设计如图6所示：
7设计所用器材
3片74LS161芯片；3片74LS160芯片；1片74LS00芯片；面包板1块；导线若干；实验箱一台
8小结
通过这三周的学习，我感觉有很大的收获：
首先，通过这次课程设计使自己对课本上的知识可以应用于实际，使理论与实际相结合，加深自己对课本知识的更好理解，同时也段练了我个人的动手能力：
能够充分利用图书馆去查阅资料，增加了许多课本以外的知识。
更加了解了时序逻辑电路的设计步骤及方法。
对时序逻辑电路的触发方式的理解更加深刻即同步连接方式和异步连接方式的了解。
增加了对74LS161，74LS160和74LS00芯片引脚结构和功能的理解及运用，尤其是161和160的清零端和进位端的功能。
设计面包板的过程中，要考虑到整体的美观性，连接电路时对各线路的连接要细致，引脚要足够长，使其能够接触到面包板下面的金属片。
验证面包板时，出现了很多问题，其主要问题为线的引脚与面包板下面的金属片接触不良而导致显示错误。
在这个过程中，锻炼了我的细心和耐性。
通过本次实验充分体现了我的团结，细心和耐性。
在本文的写作过程中得到了戚桂美老师的精心指导，在此表示衷心的感谢。
参考文献
[1]王永军，李景华.数字逻辑与数字系统（第3版）.北京：
电子工业出版社，2005.
[2]赵丽红，马学文，康恩顺等.数字逻辑与数字系统习题解答与实验指导.北京：
电子工业出版社，2005.
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