集成电路版图基础.pdf

集成电路版图基础.pdf

《集成电路版图基础.pdf》由会员分享，可在线阅读，更多相关《集成电路版图基础.pdf（91页珍藏版）》请在冰点文库上搜索。

IC模拟版图设计目录第一部分：

了解版图1.芯片是怎么来的2.版图的定义3.版图的意义4.版图的工具5.版图的设计流程第二部分：

版图设计基础1.认识版图2.版图组成两大部件3.版图编辑器4.电路图编辑器5.了解工艺厂商目录第三部分：

版图的准备1.必要文件2.设计规则3.DRC文件4.LVS文件第四部分：

版图的艺术（这个作为后期目标，暂作了解）1.模拟版图和数字版图的首要目标2.匹配3.寄生效应4.噪声5.布局规划6.ESD7.封装IC模拟版图设计第一部分：

了解版图1.芯片是怎么来的2.版图的定义3.版图的意义4.版图的工具5.版图的设计流程1.芯片怎么来的？

是芯片生产厂商（foundry）通过一系列的加工工艺将三维立体的器件与连接这些器件的金属导线集成在硅片（wafer）上得来。

加工过程中，芯片生产厂商依照掩膜版（mask）利用光刻、氧化、掺杂注入、离子刻蚀等手段由低到高一层一层的将器件跟导线制作成型，制作每一层就如同雕刻图章。

所有的工艺步骤（step）都完成后，wafer上就有了一颗颗的芯片array，然后将wafer送去封装厂进行切割封装，就变成了一颗颗芯片。

第一部分：

了解版图2.版图的定义：

版图（layout）实际就是用来制作掩膜版（mask）的绘图。

当模拟电路工程师将电路（schematic）设计好后，版图工程师把电路转换为选定工艺的版图，版图设计完成后，将版图的数据发给foundry，foundry收到数据后按照数据制作掩膜版（mask），mask上的图形就代表了最终在芯片加工上需要保留或者需要刻蚀掉的位置。

VDDGNDINOUT3u/0.18u1u/0.18uVDDGNDINOUT3u/0.18u1u/0.18u第一部分：

了解版图电路图版图第一部分：

了解版图3.版图的意义：

1）集成电路掩膜版图设计是实现集成电路制造所必不可少的设计环节，它不仅关系到集成电路的功能是否正确，而且也会极大程度地影响集成电路的性能、成本与功耗。

2）它需要设计者具有电路系统原理与工艺制造方面的基本知识，设计出一套符合设计规则的“正确”版图也许并不困难，但是设计出最大程度体现高性能、低功耗、低成本、能实际可靠工作的芯片版图缺不是一朝一夕能学会的本事。

第一部分：

了解版图4.版图的工具：

CadenceVirtuosoDraculaAssuraDivaMentorcalibreSpringsoftlaker5.版图的设计流程熟悉所选foundry的工艺文件（Designrule）查看电路，理解电路（跟designer充分沟通）对电路按照Designrule来进行版图设计第一部分：

了解版图对设计好的版图模块进行DRC/LVS的verify将设计好的版图数据出给foundry（tapeout）IC模拟版图设计第二部分：

版图设计基础1.认识版图2.版图组成两大部件2.1器件2.2互连3.版图编辑器4.电路图编辑器5.了解工艺厂商第二部分：

版图设计基础PolyM1CTM21.认识版图第二部分：

版图设计基础2.版图是电路图的物理实现，有两大组成部分2.1器件2.1.1MOS管2.1.2电阻2.1.3电容2.1.4三极管2.1.5二极管2.1.6电感2.2互连2.2.1金属线（metal1，metal2，metal3）2.2.2通孔（cont，via1，via2）第二部分：

版图设计基础2.1器件2.1.1MOS管NMOS在电路中的标示图（symbol）PMOS在电路中的标示图（symbol）第二部分：

版图设计基础PMOS版图NMOS版图第二部分：

版图设计基础以TSMC,CMOS,P型衬底单Nwell工艺为例：

NMOS的版图包括以下层次的图形：

NIMP（N+注入）DIFF（有源区）Poly（栅）CONT（过孔）Metal1（金属）以TSMC,CMOS,P型衬底单Nwell工艺为例：

PMOS的版图包括以下层次的图形：

Nwell（N阱）PIMP（P+注入）DIFF（有源区）Poly（栅）CONT（过孔）Metal1（金属）第二部分：

版图设计基础NMOS工艺层立体图NMOS版图LW第二部分：

版图设计基础实例：

反向器由一个NMOS，一个PMOS组成，先画出两个正确尺寸的mos版图，然后对mos的四端进行连线。

第二部分：

版图设计基础2.1.2电阻根据电路选择的电阻类型（ppolyf_s）、电阻的W/L值来画版图，相对应的电阻类型应当由哪些层的图形组成，这个参照厂家提供的designrule。

第二部分：

版图设计基础2.1.3电容1）电容值计算C=L*W*C02）电容分类：

poly电容（两个极板都是poly）MIM电容（两个极板都是metal）MOS电容o源漏接一起一个节点，栅极一个节点，取两个节点之间电容，C=W*L*CoxMIM电容版图MOS电容版图第二部分：

版图设计基础2.2互连2.2.1金属金属连线:

Metal1，Metal2，Metal3，Metal42.2.2通孔用来连接各层金属的过孔:

cont，Via1，Via2，Via3第二部分：

版图设计基础典型工艺：

CMOSN阱1P4M工艺剖面图连线与孔之间的连接第二部分：

版图设计基础3.版图编辑器1）启动软件使用Xmanager登陆linux服务器登陆后鼠标右键，打开Terminal第二部分：

版图设计基础2）到达目标目录后，输入virtuoso回车，启动软件，打开Librarymanager第二部分：

版图设计基础3）建立一个library（test），再在这个library里建立你要画的cell（a）第二部分：

版图设计基础4）打开cella-工作区和层次显示器LSW工作区域LayoutL命令栏第二部分：

版图设计基础5）手动画一个w=3um，l=0.5um的nmos：

从阅读工艺的designrule得到一个nmos是由NPLUS（nimp/n注入）,DIFF（COMP）,POLY2这些layer形成，然后要将该nmos的3端接上金属1，又需要通孔cont，跟Metal1层（layer）。

先后在LSW窗口里选上这些层（layer），然后画上这个层的图形（都是画的矩形，可以在窗口命令栏里点击命令，也可以使用快捷键R）。

第二部分：

版图设计基础先后在LSW窗口里选上这些层，然后画上这个层的图形。

第二部分：

版图设计基础这样这个nmos管基本完成，最后给它加上第4端，对于nmos管来讲，它是做在psub上的，它的body就是psub，画法就是由DIFF，cont，Metal1，pimp构成的衬底接触孔（很多时候第4端是多个nmos共用的，只要电位一样就可以共用）第二部分：

版图设计基础6）手动画一个w=3um，l=0.5um的pmos：

从该工艺的designrule得到，一个pmos是由PPLUS（pimp/n注入）,DIFF（COMP）,POLY2组成，然后要将该mos的3端接上金属1，又需要通孔cont，跟Metal1层。

然后补上该pmos的第4端，因为pmos是做在nwell里的，它的body就是nwell，画法就是由DIFF，cont，Metal1，nimp构成的衬底接触孔，这个接触孔的所有图形一定要做在nwell里面（很多时候第4端是多个pmos共用的，只要电位一样就可以共用）第二部分：

版图设计基础7）画一个反向器invinv的symbol图inv的schematic图第二部分：

版图设计基础反向器inv分别画出一个nmos一个pmos对两个mos的4端进行连线，标记上label第二部分：

版图设计基础4.电路图编辑器1）virtuoso编辑器-电路图显示SchematicL第二部分：

版图设计基础2）virtuoso编辑器-电路器件及属性选中电路里的器件，按q键，会显示该器件的属性。

第二部分：

版图设计基础3）virtuoso编辑器schematicview、symbolview电路图Symbol图第二部分：

版图设计基础5.了解工艺厂商（foundry）SMIC-中芯国际CSMC华润上华TSMC-台积电UMC-台联电GFHHgraceVIS和舰IC模拟版图设计第三部分：

版图的准备1.必要文件2.设计规则3.DRC文件4.LVS文件第三部分：

版图的准备1.必要文件PDK*.tfdisplay.drfDRCLVScds.lib.cdsenv.cdsinit版图设计基础设计规则2.设计规则（designrule）2.1器件工作电压1.8V，3.3V，5V，20V2.2不同的特征尺寸0.35um、0.25um、0.18um、0.13um2.3该工艺各个器件的layer组成N阱DIFFPolyMetalContVia2.3每层的图形的最小宽度2.4每个图形的最小间距2.4整个芯片里每层得最小覆盖率第三部分：

版图的准备1）PMOS的形成第三部分：

版图的准备2）调用PCELL第三部分：

版图的准备3）DesignRule第三部分：

版图的准备4）规则定义第三部分：

版图的准备4）规则定义4.1NW（NWELL）第三部分：

版图的准备4.2PO（Poly）第三部分：

版图的准备4.3M1（Metal1）第三部分：

版图的准备4.4VIA第三部分：

版图的准备3.DRC文件3.1DRC:

DesignRuleCheck，它是一个commandfile,用来检查你设计的版图是否合乎设计规则。

3.2DRCrule里写入了所有的设计规则要求，不过有些foundry提供的rule会有bug，导致有些错误查不出来，所以在拿到这些文件后需要利用一些简单的版图先测试一下rule。

5/1000=0.005DRC文件第三部分：

版图的准备4.LVS文件4.1LVS:

layoutversusschematic，用来进行版图与电路图对比。

4.2我们通常使用calibre这个工具来进行lvs检查，根据run出来的错误提示去改正版图，最后清掉所有的lvs错误。

第三部分：

版图的准备4.3lvscommandfile的设定：

1）根据你的工艺以及需求选择你所需要的验证检查。

2）选择用命令界面运行LVS，定义查看LVS报告文件及LVS报错个数。

关闭ERC检查定义金属层数用命令跑LVS的方式LVSCOMPARECASENAMESSOURCECASEYESLAYOUTCASEYESIC模拟版图设计第四部分：

版图的艺术1.模拟版图和数字版图的首要目标2.匹配2.1匹配中心思想2.2匹配问题2.3如何匹配2.4MOS管2.5电阻2.6电容2.7匹配规则3.寄生效应3.1寄生的产生3.2寄生电容3.3寄生电阻3.4天线效应3.5闩锁效应4.噪声5.布局规划6.ESD7.封装第四部分：

版图设计艺术1.模拟电路和数字电路的首要目标模拟电路关注的是功能1）电路性能、匹配、速度等2）没有EDA软件能全自动实现，所以需要手工处理数字电路关注的是面积1）什么都是最小化2）Astro、appollo等自动布局布线工具第四部分：

版图设计艺术2.匹配2.1中心思想：

1）使所有的东西尽量理想，使要匹配的器件被相同的因素以相同的方式影响。

2）把器件围绕一个公共点中心放置为共心布置。

甚至把器件在一条直线上对称放置也可以看作是共心技术。

2.1）共心技术对减少在集成电路中存在的热或工艺的线性梯度影响非常有效。

第四部分：

版图设计艺术2.2匹配问题2.2.1差分对、电流镜2.2.2误差2.2.3工艺导致不匹配1）不统一的扩散2）不统一的注入3）CMP后的不完美平面2.2.4片上变化导致不匹配1）温度梯度2）电压变化第四部分：

版图设计艺术2.3如何匹配1）需要匹配的器件尽量彼此挨近芯片不同的地方工作环境不同，如温度2）需要匹配的器件方向应相同工艺刻蚀各向异性如对MOS器件的影响3）选择单位器件做匹配如电阻电容，选一个中间值作为单位电阻（电容），串并得到其它电阻（电容）单位电阻电容彼此靠近方向相同放置，相对匹配精度较好4）叉指型结构匹配5）dummy器件使器件的中间部位与边缘部位所处环境相同刻蚀时不会使器件自身不同部位不匹配第四部分：

版图设计艺术6）保证对称性6.1轴对称的布局6.2四角交叉布局6.2.1缓解热梯度效应和工艺梯度效应的影响6.2.2连线时也要注意对称性同一层金属同样多的瞳孔同样长的金属线6.3器件之间、模块之间，尽量让所有东西布局对称7）信号线匹配7.1差分信号线，彼此靠近，相同长度7.2寄生效应相同，延迟时间常数相同，信号上升下降时间相同8）器件尺寸的选择8.1相同的宽度8.2尺寸大些8.2.1工艺刻蚀偏差所占的比例小些第四部分：

版图设计艺术DUMMY管使边界条件与内部相同DUMMY管短路减小寄生贡献2.4MOS管第四部分：

版图设计艺术1）轴对称匹配第四部分：

版图设计艺术2）匹配金属连线第四部分：

版图设计艺术拆为相同数目的finger排列成：

AABBAABB或者ABBAABBA3）MOS管的匹配第四部分：

版图设计艺术4）中心对称第四部分：

版图设计艺术5）有相同节点时第四部分：

版图设计艺术两MOS管源端相同时中心对称实例6）差分的匹配:

一种需要高度匹配的电路技术就是所谓的差分逻辑。

差分的匹配版图

（一）第四部分：

版图设计艺术差分的匹配版图

（二）第四部分：

版图设计艺术使用单位电阻2.5电阻第四部分：

版图设计艺术2.5电阻-叉指结构第四部分：

版图设计艺术使用单位电容2.6电容2.6.1电容匹配第四部分：

版图设计艺术2.6电容2.6.2电容匹配右图为一个电容中心版图的布局。

这一组电容大小比率为1：

2：

4：

8：

16，在画版图的时候选用了最小的那个电容作为单位电容，别的采取倍数个来组成，右图的布局方法使全局误差被均化。

1：

2：

4：

8：

16的电容匹配版图第四部分：

版图设计艺术2.7匹配规则1）把匹配器件相互靠近放置；2）使器件保持同一个方向；3）选择一个中间值作为你的根器件；4）采用指状交叉方式；5）用dummy器件包围起来；6）四方交叉成对的器件；7）匹配布线上的寄生参数；8）使每一样东西都很对称；9）使差分布线一致；10）使器件宽度一致；11）与电路设计者充分沟通交流；12）注意邻近的器件；第四部分：

版图设计艺术3.寄生效应3.1寄生的产生1）两个节点之间会有寄生电容2）导线上会有寄生电阻3）高频电路导线具有寄生电感4）器件自身也有寄生效应5）影响电路的速度，改变频响特性第四部分：

版图设计艺术3.2寄生电容1）金属与衬底之间的平板电容最重要的寄生问题会将噪声通过衬底耦合到其它电路上2）金属线之间的平板电容3）金属线之间的边缘电容第四部分：

版图设计艺术3.2.1减小寄生电容的方法寄生电容金属线宽金属长度单位面积电容1）敏感信号线尽量短2）敏感信号彼此远离3）不宜长距离一起走线4）关键电路模块上尽量不要走线5）绕开敏感节点第四部分：

版图设计艺术3.3寄生电阻1）每根金属线都有寄生电阻（对于版图电流超过0.5mA就应该留意它的线宽、IRdrop的影响）2）如下图：

我们希望这根导线能承载1毫安的电流，金属最小宽度是2um，当电流流过这一长导线时，它上面的压降是多少？

电路要求10mv的电压降？

如何改进？

2.1）IRDrop一般不要超过10mv，这意味着导线线宽增加5倍。

3）电源布线时尤其要注意金属层是每方块50毫欧=0.05欧长/宽=方块数第四部分：

版图设计艺术4）可以根据19毫安的总电流来确定整条导线的尺寸。

对这条导线采用每微米0.5毫安，需要的导线宽度为38微米才可靠。

（用总电流安培数除以每微米安培数19/0.5）沿整条路径都布置很粗的供电方案使导线沿路径逐渐变细可节省面积第四部分：

版图设计艺术3.3.1减小寄生电阻寄生电阻（金属长度/金属宽度）方块电阻1）加大金属线宽，减小金属长度2）如果金属线太宽，可以采用几层金属并联走线M1M2M3三层金属并联布线，总的寄生电阻减小1/3第四部分：

版图设计艺术3.4减小CMOS器件寄生效应将晶体管裂开，用多个手指（finger）并联取代第四部分：

版图设计艺术3.5天线效应1）天线效应：

在工艺干法刻蚀时会在晶片表面淀积电荷，暴露的导体可以收集能够损坏薄栅介质的电荷，这种失效机制称为等离子致损伤/天线效应。

2）解决天线效应的方法：

金属跳层用PN结将其电荷引入衬底第四部分：

版图设计艺术3.6闩锁效应1）.Latchup是指cmos晶片中,在电源powerVDD和地线GND之间由于寄生的PNP和NPN双极性BJT相互影响而产生的一低阻抗通路,它的存在会使VDD和GND之间产生大电流。

2）.Latchup最易产生在易受外部干扰的I/O电路处,也偶尔发生在内部电路。

3）.随着IC制造工艺的发展,封装密度和集成度越来越高,产生Latchup的可能性会越来越大。

4）.Latchup产生的过度电流量可能会使芯片产生永久性的破坏,Latchup的防范是ICLayout的最重要措施之一。

第四部分：

版图设计艺术5）.Latchup的原理分析

（一）CMOSINV与其寄生的BJT截面图寄生BJT形成SCR的电路模型B到c的增益可达数百倍第四部分：

版图设计艺术6）.Latchup的原理分析

（二）Q1为一垂直式PNPBJT,基极（base）是nwell,基极到集电极（collector）的增益可达数百倍；Q2是一侧面式的NPNBJT，基极为Psubstrate，到集电极的增益可达数十倍；Rwell是nwell的寄生电阻；Rsub是substrate电阻。

以上四元件构成可控硅（SCR）电路，当无外界干扰未引起触发时，两个BJT处于截止状态，集电极电流是C-B的反向漏电流构成，电流增益非常小，此时Latchup不会产生。

当其中一个BJT的集电极电流受外部干扰突然增加到一定值时，会反馈至另一个BJT，从而使两个BJT因触发而导通，VDD至GND间形成低抗通路，Latchup由此而产生。

第四部分：

版图设计艺术7）.版图中容易产生的latchup的情况:

输出电流很大的情况下；（P和N之间至少间距30-40u）直接接到PAD的MOS管的D端；（将MOS管的D端加大，孔到AA的间距至少2u）产生clk，开关频率快的地方如PLL；（频率越快，噪音越大，频率快对衬底不停放电，吃电流）ESD与corecell的距离会产生latchup；（最好间距为40-50u）第四部分：

版图设计艺术5.噪声1）噪声在集成电路中可以成为一个很大的问题，特别是当你的电路是一个要接收某一很微弱信号的非常敏感的电路，而它又位于一个进行着各种计算、控制逻辑和频繁切换的电路旁的时候，就需要特别注意我们的版图和平面布局了。

2）混合信号芯片上噪声问题，由于模拟电路和数字电路是在非常不同的噪声电平上工作，所以混合信号电路的噪声问题最多。

第四部分：

版图设计艺术5.1减小噪声的方法1）减小数字电路的电压幅度电压幅度越小，开关状态转变时需要的能量越小2）把数字部分与模拟部分尽量远隔3）保护环，把噪声锁在环内电压噪声电流噪声在衬底中传播时被接地通孔（body接触孔）吸收通孔数量应比较多地线应足够粗，减小连线寄生电阻4）屏蔽层、屏蔽线对关键信号和噪声严重的信号线屏蔽接地的屏蔽线把噪声吸收到地上M2走信号，下方M1接地，屏蔽下方噪声M2走线，上方M3接地，屏蔽上方噪声M2走线，两旁两条M2接地，屏蔽两旁噪声5）电源线退耦电源线和地之间加大的退耦电容高频噪声容易通过退耦电容被地吸收简称三明治结构第四部分：

版图设计艺术5.2差分信号与噪声1）差分电路是一种用来检测两个同一来源的特殊走线的信号之差的设计技术。

两条导线自始自终并排排列。

每条线传递同样的信息，但信息的状态相反。

2）由于两条导线靠得很近，所以很有可能噪音尖峰会以同样的幅度同时发生在两条导线上，由于信号的相反，相减产生了非常清晰的结果。

3）差分设计方法是有很强的抗噪音能力。

当电路中的噪音问题十分严重时，很多人都会依赖差分系统来解决问题。

第四部分：

版图设计艺术4）噪声隔离图

（一）第四部分：

版图设计艺术5）噪声隔离图

（二）第四部分：

版图设计艺术在信号线两边加地线，使大部分电场线终止到地线上，其实最好的隔离是拉大间距。

6）信号线的噪声隔离图第四部分：

版图设计艺术6.布局规划1）考虑pad的位置影响来决定模块的摆放及其输入输出方向2）考虑模块间的连接关系确定整个布局尽量短的连线尽量少的交叉尽量不要在模块上通过连线3）考虑信号的要求来决定模块布局如信号的绝对对称性4）面积估算模块间留下足够的距离布线要考虑电源线走线、有对称要求的差分信号走线、有隔离要求的信号走线等，预留足够空间5）估计连线问题版图设计艺术布局6）一些小提示不要受最小尺寸限制，适当放大间距、宽度之类不要用最小线宽布线，而更应关注寄生电阻是否较低多打通孔，既保证连接，又减小寄生电阻尽量让所有的管子保持在同一个方向对于敏感的模拟电路，不要在模块上，或者任何元件上，走信号线敏感信号和比较噪的信号线不要经过任何元件上方第四部分：

版图设计艺术7）版图设计的古老秘密有充足的宽导线和通孔；采用器件一致的方向；早点当心你的敏感信号和大噪声信号；如果版图看上去不错，它肯定工作；学习你的工艺；电源线宽度尽量宽些；不要让噪声进入衬底；交流沟通日积月累的学习会让你的版图设计愈加的可靠。

第四部分：

版图设计艺术7.静电泄放（ESD）（具体版图在项目中讲）1）ESD即静电放电效应，是芯片制造和使用过程中最易造成芯片损坏的因素之一。

它的产生主要有三个途径：

人体接触-带静电的人手触摸芯片;机器接触-制造过程中，与机器接触;自产生电荷-已封装芯片在组合或运输过程中产生电荷;2）人体在某种环境中可以存有1.5KV2KV的静电压，这样高的电压可产生1.3A的峰值电流，如果施以未保护的芯片PAD上，将有可能击穿MOS通道，或将多晶硅gate烧融。

第四部分：

版图设计艺术8.封装封装问题应当在你甚至还没有开始你的芯片版图设计之前就要考虑的问题。

芯片封装的选择决定了你的平面布局方案，涉及有关芯片尺寸、电路块布置和其他一些问题。