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Intel晶元制造工艺
Intel65nm工艺实现与45nm工艺预览
作者 濮元恺 2006年8月
一,工艺的提升带来了什么
那些说摩尔定律“脑死亡”的人应该清醒的了，虽然我自己也曾对摩尔定律的未来抱有很大的怀疑和迷茫，但Intel正用实际行动一次次证明自己。
high-k方面的突破，应变硅技术上升级，晶体管结构上的创新……一个个激动人心的技术，印证了Intel在半导体制造技术的足迹。
下面将结合最近收集到的材料，和大家一起了解Intel的65nm与未来的45nm工艺。
文中出现的技术词汇不单独注解，而是在原文里整体说明，希望本文能给硬件技术爱好者在晋级道路上提供一些帮助。
1,Intel的全盘计划
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这张图片就是Intel的CPU整体计划，它是一项粗略的计划。
P1262是我们熟悉的采用90nm制造的Pentium4处理器，第一批产品在2003年末出厂，典型代表是Pentium4Prescott。
P1262延续了上一代Pentium4的NetBrust（网络爆发）架构，在频率方面疯狂飙升，而且90nm工艺内有一些问题没有很好地解决。
P1262计划预期达到的频率是4.0GHz，实际最后一款产品止步于3.8GHz。
P1264是我们正在经历的时代，周期同样是2年。
我们熟悉的产品是Core微架构的Conroe处理器，采用65nm工艺制造，功耗控制表现优秀，性能强大。
P1266是未来45nm工艺制造的处理器，它将从2007年持续到2009年，产品的名称和型号我们还不知。
然后由32nm工艺的P1268接替它继续实现摩尔定律。
P1264和P1266正是我们下面要说明的计划，因为它们使用了65nm与45nm工艺，这两款工艺的实现对Intel非常重要，Intel借助它们证实了自己在芯片制造界的领先地位，同时成功地延续着摩尔定律，也同时突破了很多技术壁垒。
2.新工艺带来了什么
a、更高的性能
我们在这里说的65nm、45nm是指每一个晶体管的大小，晶体管越小，单个芯片能容纳的晶体管也越多，性能由此得到提升。
集成度是衡量一个芯片性能的重要标志，如果业界不引入新的技术，制造出更高集成度的CPU芯片将成为一项不可能完成的任务。
因为芯片的晶体管数量越多，CPU芯片的尺寸变得越来越大，无论对制造成本、散热还是提高运行速度都相当不利，提升制造工艺成为业界共同的选择。
反过来，采用先进的制造技术往往能让芯片拥有更出色的表现，从而在激烈的竞争中获得领先优势。
在过去几十年间，Intel始终牢牢把握着这一项优势，几乎每年它们都投入巨资建设或升级自己的十几家芯片制造工厂，无论是在0.25um、0.18um、0.13um还是90nm、65nm工艺，它都比对手领先一步。
为了获得更高的性能，芯片内容纳的晶体管数会变得越来越多。
对CPU而言，便是运算核心的增强和缓存单元的增大。
第一代Willamette核心的Pentium4只有4200万个晶体管，而3.46GHz的PentiumEE955处理器达到了3亿7600万，这一数字还在被不断刷新。
CPU中还有一个重要的部分是缓存，它有静态SRAM构成。
（如图）
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SRAM的每一个比特位需要占用6个晶体管（如图），存储密度很低，1MB容量的二级缓存就需要占用5000万个晶体管，这是一个相当惊人的数字。
目前在CPU的逻辑分布中，二级缓存占据的硅芯片面积甚至大于运算核心。
这也促进了新工艺的导入速度。
b、更低的功耗与更高的工作频率
对半导体芯片来说，新工艺往往可以带来运算性能和电气性能双方面的改进。
一个非常简单的事实就是，同样的半导体芯片，若用先进工艺制造往往可以带来功耗的明显降低，而低功耗同时又意味着芯片的工作频率可以继续向上提升一个等级，这在过去的实践中也得到极好的例证。
AMD的AthlonXP就是因为工艺的一再升级，工作频率得到不断的提升，使其市场生命力长达5年之久，创下单个CPU架构的新纪录。
另一方面，低功耗可以让PC更节能，对散热设计不会带来什么压力，安静、低噪音运行可以得到充分保障。
反之，若半导体芯片功耗太高，不可避免将出现运行过程中高热、高噪音的状况，用户对此向来是深恶痛绝。
不过，在从0.13um到90nm的工艺升级中这一点体现的不明显。
大家可以看到，90nm工艺的Prescott比之前的Pentium4在功耗上高出一大截，这主要是由于CPU设计方案发生改变所致。
另一方面，90nm工艺所产生的晶体管漏电问题一直没有得到应有的解决，芯片功耗降低的效应体现得并不明显。
同样，AMD也碰到了类似的情况，90nm工艺制造的Athlon64新品在功耗方面与同频率、0.13um工艺的产品相当，晶体管漏电问题同样是罪魁祸首，关于这个问题我们会在下文中进行深入的探讨。
c、相关知识铺垫
首先要给大家说的现代CPU的基本构造，这样后面的东西才能易理解。
如今的CPU工艺，简单的来说，是在硅材料上制成晶体管，再覆盖上二氧化硅绝缘（SiO2）层，然后在绝缘层上布上制作金属导线（传统多使用铝材料），使各独立的“管子”连在一起成为能工作的单元。
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如图所示就是一个CMOS（complementarymetaloxidesemiconductor互补金属氧化半导体）晶体管。
图中的p-Si就是硅基底，source表示源极，drain表示漏极，gate表示门，oxide就是用于门和基底绝缘的薄层介电质。
目前CMOS工艺使用最多的是MOS-FET（金属-氧化物-半导体-场效应晶体管），是现代集成电路中最重要的元件。
它是在P型或N型衬底上建立两个非常接近的，与衬底极性相反的区域，构成源极和漏极。
然后在两者之间的区域生成一层极薄的二氧化硅（SiO2）绝缘层，然后覆盖上电极，构成栅极。
工作时电流从源极流入，如果栅极上有一定的电压，就会在栅极下形成沟道连接源极和漏极，电流就能通过，而在漏极形成输出。
从漏极输出的电流再驱动其它管子的栅极。
它的特点是采用了两种不同导电类型的MOS场效应管，一种是增强型P沟道MOS场效应管（PMOS管），另一种是增强型N沟道MOS场效应管（NMOS管），它们组成了互补结构。
在工作中，两个串联的场效应管总是处于一个管子导通，另一个管子截止的状态。
因此也有了一个不成文的公式：
“CMOS=NMOS+PMOS”，如下图：
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我们看到Gate（晶体管门）的材料在这里使用的是PolySilicon（多晶硅），那个薄层Gateoxide使用的是二氧化硅（SiO2）。
这里主要讨论的是晶体管和相关制造技术，印刷电路的制造与光刻设备简单带过。
光刻机是一个高度精密且价格高昂的设备，基本上无法完全依靠第三方公司提供，有实力的半导体厂商基本上都是自行研发或改造设备。
Intel设计出被称为“交互相移掩模（AlternatingPhaseShiftMasks）”的新颖技术，这项技术能够让193nm波长的光刻设备继续用于65nm工艺的芯片制造中，而该设备目前广泛用于90nm精度的芯片生产中。
Intel的目标是让现在的248nm波长的光刻设备也能够得到再利用，该设备现在用于130nm工艺的芯片制造。
二,65nm工艺的实现
1、65nm工艺概况
Intel使用的65nm工艺是当前世界上已投入量产的最先进的芯片制造技术，它能为制造出的产品带来更高的集成度和性能。
Intel在2005年第一次生产出了65nm工艺成品CPU，并在2006年6月实现了90nm与65nm的“制造接替”（如图）。
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这一接替的完成意味着Intel能大量并高效地生产65nm工艺的CPU，同时Intel也借用65nm的新技术在大多数厂商没有用上65nm工艺之前实现了在芯片生产方面的里程碑式跨越。
65nm工艺为我们直接提供了以下新技术特性：
1、“改进型应变硅技术”提供了超过“第一代应变硅技术”10%-15%的驱动电流，更大程度上提升了性能。
2、晶体管的门长度达到35nm，门和通道之间的氧化物绝缘层达到了1.2nm，这又是两个创记录的数字。
3、在晶体管顶部使用了NiSi化合物，进一步降低了电阻（如图）
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4、继续使用了LowK互连层技术，让LowK材料担任金属互联线路间使用的主要绝缘材料。
互联线路使用了“8层铜互连”。
5、使用了晶体管睡眠技术，减少了大量电能浪费。
6、继续坚持没有使用SOI技术，而是用耗尽型衬底晶体管（depletedsubstratetransistor，DST）代替。
Intel首次在300mm晶圆上使用65nm工艺，更有利于大量晶体管的集成，特别是有利于多内核处理器的制造，同时这一技术将用于更多的先进制造领域。
由于制造技术的改进，65nm工艺将使Intel更接近“energy-efficientperformancegoals”（低耗高效目标），Intel为此已经奋斗多年。
除了满足多核所需要的晶体管数目，更多的晶体管还可以使Intel做一些新的硬件技术，比如更强大的安全技术和虚拟技术。
晶体管在工艺成熟的基础上做的越小，不仅带来了更高的性能，同时使电能的消耗和多余的散热控制地更好。
在计算和通信领域，节能型产品也更容易开发。
改进型应变硅技术功不可没，在90nm时代的良好表现，让Intel稍加改进，以更大的性能提升幅度出现在65nm工艺中而没有增加一点漏电。
结合上面提到的新特性，Intel可以更容易地划分产品线。
提高了NMOS和PMOS的性能也就是提高了CMOS（complementarymetaloxidesemiconductor互补金属氧化半导体）的性能，这可以当今CPU的主要元件。
如图，如果走红色箭头，则提高的晶体管性能15%，如果走黄色箭头，则减少了5倍的漏电，更节能。
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由此，在我们已经讲过的Intel计划中，Intel又新加入计划P1265，此编号针对的超低能耗CPU产品（Ultra-low-power65nmprocesstechnology）。
这让Intel拥有更大的筹码进入网络产品、移动通信、掌上电脑等领域。
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在65nm工艺简报的最后，Intel还不忘写上这样一段话：
新的65nm工艺CPU拓展了我们的“15年目标”，使得我们有能力继续以两年为一个周期使用新工艺，也再次证明了我们有能力继续摩尔定律带来的辉煌。
2、65nm工艺技术简析
总揽65nm工艺全局，Intel采用了以下新技术：
·在硅基底绝缘层方面，使用耗尽型衬底晶体管（depletedsubstratetransistor，DST）
·在晶体管底部氧化物薄层，使用改进型应变硅技术（ThesecondgenerationStrainedSilicon）
·在金属互联线路间，使用Low-K材料与8层铜互连
·在晶体管自身，使用晶体管睡眠技术（Sleeptransistors）
a、耗尽型衬底晶体管（depletedsubstratetransistor，DST）
针对130nm以后工艺的门泄漏快速上升问题，SOI（SilicononInsulator，绝缘层上覆硅）技术在这几年表现最为枪眼。
它最初由IBM负责研究，后来AMD得到IBM的帮助成功使用。
同样该技术基础成熟，有着IBM和半导体大厂商的潜心研发，实现也很简单：
晶体管通过一个更厚的绝缘层从硅晶元中分离出来。
这样做具有很多优点：
首先，这样在晶体管通道中就不会再有不受控制的电子运动，也就不会对晶体管电子特性有什么影响；其次，在将阈值电压加载到门电路上后，驱动电流出现前通道电离的时间间隔也减小了，也就是说，晶体管“开”和“关”状态的切换性能提高了，这可是晶体管性能的第二大关键性能参数；同时在速度不变的情况下，我们可以也可以降低阈值电压，或是同时提高性能和降低电压。
在以前，Intel对业界推崇的SOI一直是不屑一顾的态度。
在2000年“GHz时代”来临时，Intel又主张使用SOI技术，它对SOI技术寄予厚望。
因为这种技术耗电量低，电容量小，并将使用SOI作为完成未来“THz晶体管”的主要工具。
但2001年后发生了变化，因为成本太高，Intel再次对SOI说不。
但它的最大对手AMD在IBM的帮助下成功地在Athlon64产品中使用了SOI技术，这时的SOI使得晶体管的成本虽提高近10%，但AMD的晶体管数目不及Intel，这种成本提升在它的身上体现得没有Intel明显。
AMD宣称通过这种技术可以在相同能耗的基础上让处理器的性能提高25％，而且使用SOI技术只需对现有生产线进行一点改造即可。
从AMD现在的表现来看，使用SOI受益斐浅。
从获得的材料分析，Intel关键正在开发称为耗尽型衬底晶体管（depletedsubstratetransistor，DST）的技术，实际上就是SOI技术的变形。
而且一个很重要的标志是：
DST同样是在2001年基本完成的，也正是在这时，Intel意识到了这种技术的优势和前途，勇敢地对SOI说不。
Intel一直对SOI技术抱着怀疑的态度，它认为使用完全耗尽的通道没有任何好处，这个通道会变得非常的小，大约10纳米左右，这是很难制造的，同时也因为发射端和接受端的距离减小急剧提高了外接晶体管的阻抗。
因此DST技术就被推出了，相比SOI技术其做了一些改动来消除它的主要缺点，通道非常的短，同时也做了完全贫化处理。
在一定的控制下驱动电流可以立即在门（晶体管门）通过，并不会电离在绝缘层下通道的任何部分。
另外，这样也可以表现出虚拟通道增长的效果，从而体现出浮点晶体管的特性。
不过这只相当于在一个通常的SOI晶体管上使用了完全耗尽通道，主要的问题仍然是外接晶体管陡然增加的阻抗上。
所以，Intel不会让通道的长度影响到DST晶体管上的漏极和接受端的长度。
Intel通过降低关状态电压有效的将产品工作电压降到了1.0V以下，并表示可以在2010年达到0.6V。
DST晶体管中绝缘层和源极及漏极直接连接在一起。
因此与SOI相比，漏电电流可控制在其1/100左右。
b、改进型应变硅技术（ThesecondgenerationStrainedSilicon）
改进型应变硅技术，这种独特的技术拉伸了硅原子的晶格结构，允许电子更快流动，同时更进一步减小了阻抗。
所谓应变硅，指的是一种仅有1.2nm厚度的超薄氧化物层，利用应变硅代替原来的高纯硅制造晶体管内部的通道，可以让晶体管内的原子距离拉长，单位长度原子数目变少，当电子通过这些区域时所遇到的阻力就会减少，由此达到提高晶体管性能的目的。
90纳米工艺中的应变硅实际上是使用硅锗（在PMOS）和含镍的硅化物（在NMOS）两种材料，二者均可使晶体管的激励电流平均提升20%左右，所付出的成本提升代价则只有2%，费效比是非常明显的。
半导体制造业界普遍认同使用应变硅技术来改善NMOS晶体管的电子迁移率和PMOS晶体管的空洞迁移率。
在NMOS和PMOS管中，应变硅技术起着不同的作用。
但达到了Intel预期的同样的效果——在成本基本不变的情况下，比没有使用该技术平均提高了30%的电子流动速度。
图示为应用伸张应力和压缩应力改变NMOS与PMOS的源极与漏极结构。
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该技术在65nm中已经是第二代了，它是在上一代的基础上改造完成，而且由于其他技术的配合，在65nm中表现突出。
如图：
我们可以很形象地看到Intel拉伸了硅原子的晶格结构，电流能更快的通过。
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应变硅技术在英特尔的90nm工艺中得到采用，大家可能会认为这项技术徒有虚名，因为采用该技术的Prescott在功耗方面令人极度失望。
事实并非如此，应变硅技术的着眼点并非降低功耗，而是加速晶体管内部电流的通过速度，让晶体管获得更出色的效能。
反映到实际指标上，就是处理器可以工作在更高的工作频率上，单就这个因素而言，Prescott的表现还是非常值得肯定的。
在65nm工艺中，英特尔决定采用更先进的第二代高性能应变硅，该技术可以让晶体管的激励电流进一步提升到30%，优于90nm工艺中的第一代应变硅。
英特尔表示，凭借这项技术，英特尔可以确保在65nm工艺中继续领先。
而鉴于应变硅技术的明显效果，IBM、AMD等半导体企业都准备开发类似的技术。
c、Low-K材料与8层铜互连
关于功耗和漏电问题，还有一个大家耳熟能详的技术就是LowK互连层。
在集成电路工艺中，有着极好热稳定性、抗湿性的二氧化硅一直是金属互联线路间使用的主要绝缘材料。
由于寄生电容C正比于电路层隔绝介质的介电常数K，若使用低K值材料（K<3）作为不同电路层的隔绝介质，问题便迎刃而解了。
随着互联中导线的电阻（R）和电容（C）所产生的寄生效应越来越明显，低介电常数材料替代传统绝缘材料二氧化硅也就成为集成电路工艺发展的又一必然选择。
这里的“K”就是介电常数，LowK就是低介电常数材料。
LowK技术最初由IBM开发，当时的产业大背景是——随着电路板蚀刻精度越来越高，芯片上集成的电路越来越多，信号干扰也就越来越强，所以IBM致力于开发、发展一种新的多晶硅材料。
IBM声称，LowK材料帮助解决了芯片中的信号干扰问题。
而Intel的目的是使用低介电常数的材料来制作处理器导线间的绝缘体。
这种LowK材料可以很好地降低线路间的串扰，从而降低处理器的功耗，提高处理器的高频稳定性。
下表为几种材料的相对介电常数：
材料/比较项目
相对介电常数
Lowk
2.5
SiO2+CVD*
3.8
SiO2
4.5
Highk
25
*SiO2+CVD代表等离子CVD方法制造的SiO2材料
在技术应用中，LowK材料最先出现在ATi的9600XT中。
CPU方面，Prescott是Intel第一款使用7层带有LowK绝缘层的CPU，同时使用了Carbon-DopedOxide（CDO）（最新的低介电常数CDO绝缘体）绝缘体材料，减少了线到线之间的电容，允许提高芯片中的信号速度和减少功耗。
如图，Intel为65nm工艺准备了一种K值很低的含碳氧化物（CarbonDopedOxide，CDO），我们还可以看到共有8层电路。
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每一个芯片可以容纳的个不同的逻辑电路层数，叫做互连层数。
层数越多，芯片占据的面积就越小，成本越低，但同时也要面对更多的技术问题。
例如，不同的电路层需要用导线连接起来，为了降低导线的电阻（R值），各半导体厂商都采用金属铜来代替以往的金属铝（这也是“铜互联”的得名由来）。
其次，两个电路层之间会产生一定的电容效应（C值），由导线电阻R和层间寄生电容C共同产生的RC延迟决定着芯片的高速性能。
电路层越多，RC延迟就越高，芯片不仅难以实现高速度而且会增加能耗。
使用电阻率更低的铜代替铝作为导线，可以一定程度降低RC延迟。
但在此之后，电路层之间的寄生电容C对RC延迟就起到主要的影响了。
关于铜互连，不同CPU的内部互连层数是不同的。
这和厂商的设计是有关的，但它也可以间接说明CPU制造工艺的水平。
这种设计没有什么好说的了，Intel在这方面已经落后了，当他们在0.13微米制程上使用6层技术时，其他厂商已经使用7层技术了；而当Intel准备好使用7层时，IBM已经开始了8层技术；当Intel在Prescott中引人7层带有Lowk绝缘层的铜互连时，AMD已经用上9层技术了。
在这次的65nm工艺中，Intel终于用上了“带有Lowk绝缘层的8层铜互连”。
更多的互连层可以在生产高集成度晶体管的CPU时提供更高的灵活性。
d、晶体管睡眠技术（Sleeptransistors）
SRAM在现代CPU中的地位已相当重要，它的结构也比较复杂，需要的晶体管数目很大，同时也是CPU中的发热大户。
如果将SRAM的问题解决好，那整个CPU的性能和功耗将有大的飞跃。
这个技术允许一些不会被调用的晶体管暂时处于休眠状态，当再次被调用时，它们可以立刻恢复动力，这一功能节省了大量电能，类似于人脑。
晶体管睡眠技术是在底层晶体管制造技术中实现的，也是一项长效技术。
图为Intel65nm工艺制造的SRAM，运行于3.4GHz，面积为110mm2，晶体管数目在5亿以上。
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转变处理器设计思路是解决问题的根本办法，但制造技术的改进同样可以起到良好的缓解作用。
众所周知，CPU的缓存单元从来都是发热大户，尤其是二级缓存占据晶体管总量的一半不止、对功耗的“贡献”也极为可观。
为了降低大容量缓存带来的高热量，Intel为其65nmSRAM芯片中引入了全新的“睡眠晶体管”功能，当SRAM内的某些区域处于闲置状态时，睡眠晶体管就会自动切断该区域的电流供应，从而令芯片的总功耗大大降低。
此时，睡眠晶体管可以看作是SRAM的小型控制器，虽然它们自己并不会进入睡眠状态，但却可以控制SRAM单元的晶体管进行“睡眠”。
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如图所示，使用了“睡眠晶体管”和没有使用“睡眠晶体管”的对比很明显。
这项技术与PentiumM的低功耗缓存设计有异曲同工之妙，虽然这二者在原理上并不相同。
“睡眠晶体管”是在半导体制造技术层级上实现，可用于任何架构的CPU芯片，而PentiumM的低功耗缓存则是一项电路控制技术，它只对PentiumM架构的产品有效，其他处理器若要有类似的功能就必须改变逻辑设计。
不难看出，Intel的“睡眠晶体管”技术更有通用价值，未来的Itanium、Xeon、桌面处理器和移动处理器都可以从中受益。
三,45nm工艺预览
1、45nm工艺概况
45nm工艺是Intel未来的制胜法宝，它将浓缩Intel近几年来所有的先进技术，也是Intel达到未来“energy-efficientperformancegoals”（低耗高效目标）的有力工具。
45nm工艺的CPU还没有制造出来，但45nm工艺的确已经开始应用了！
它正应用在Intel的45nm测试晶圆上，并取得了不错的反映。
如下图，Intel工程师手持已完成制造的测试晶圆，再经过切割，就可以使用了。
14.jpg
下图是切割后的产品。
如图，它正是一块SRAM芯片。
这块芯片存储量达到153Mbit，面积是119mm2，在2006年1月已经出厂测试。
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这片测试SRAM表明，Intel完全可以在2007年使用300mm晶圆稳定生产45nm的P1266处理器，与摩尔定律的预测一致。
完成这片测试芯片，对Intel在45nm工艺的发展道路上又是一个重要的里程碑，也在提高CPU制造技术的同时提升了CPU的performance-per-watt（每瓦特性能）。
由65nm和45nm的成功制造和Core微架构的先进设计，Intel一举甩掉了“高耗低能”的帽子。
Intel技术与生产部门的总经理BillHolt说：
“Intel成功实现65nm工艺的CPU量产与45nm工艺的首次制造，再一次强硬地说明了它在芯片制造业界的领先地位
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