DSP 2812中文手册DOCWord格式.docx
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128针PBK
179针GHH，176针PGF
温度选择‡A：
-40℃~+85℃
S：
-40℃~+125℃
PBK
仅适用于TMS
PGF和GHH
产品状况‡‡
产品预览（PP）
高级信息（AI）
产品数据（PD）
AI
（TMP）‡‡‡
注：
‡“S”是温度选择（-40℃~+125℃）的特征化数据，仅对TMS是适用的。
‡‡产品预览（PP）：
在开发阶段的形成和设计中与产品有关的信息，特征数据和其他规格是设计的目标。
TI保留了正确的东西，更换或者终止了一些没有注意到的产品。
高级信息（AI）：
在开发阶段的取样和试制中与新产品有关的信息，特征数据和其他规格用以改变那些没有注意到的东西。
产品数据（PD）：
是当前公布的数据信息，产品遵守TI的每项标准保修规格，但产品加工不包括对所有参数的测试。
‡‡‡TMP：
最终的硅电路小片，它与器件的电气特性相一致，但是没有进行全部的品质和可靠性检测。
C28x系列芯片的主要性能如下。
1．高性能静态CMOS（StaticCMOS）技术
●150MHz（时钟周期6.67ns）
●低功耗（核心电压1.8V，I/O口电压3.3V）
●Flash编程电压3.3V
2．JTAG边界扫描（BoundaryScan）支持
3．高性能的32位中央处理器（TMS320C28x）
●16位×
16位和32位×
32位乘且累加操作
16位的两个乘且累加
●哈佛总线结构（HarvardBusArchitecture）
●强大的操作能力
●迅速的中断响应和处理
●统一的寄存器编程模式
●可达4兆字的线性程序地址
●可达4兆字的数据地址
●代码高效（用C/C++或汇编语言）
●与TMS320F24x/LF240x处理器的源代码兼容
4．片内存储器
●8K×
16位的Flash存储器
●1K×
16位的OTP型只读存储器
●L0和L1：
两块4K×
16位的单口随机存储器（SARAM）
●H0：
一块8K×
16位的单口随机存储器
●M0和M1：
两块1K×
5．根只读存储器（BootROM）4K×
16位
●带有软件的Boot模式
●标准的数学表
6．外部存储器接口（仅F2812有）
●有多达1MB的存储器
●可编程等待状态数
●可编程读/写选通计数器（StrobeTiming）
●三个独立的片选端
7．时钟与系统控制
●支持动态的改变锁相环的频率
●片内振荡器
●看门狗定时器模块
8．三个外部中断
9．外部中断扩展（PIE）模块
●可支持96个外部中断，当前仅使用了45个外部中断
10．128位的密钥（SecurityKey/Lock）
●保护Flash/OTP和L0/L1SARAM
●防止ROM中的程序被盗
11．3个32位的CPU定时器
12．马达控制外围设备
●两个事件管理器（EVA、EVB）
●与C240兼容的器件
13．串口外围设备
●串行外围接口（SPI）
●两个串行通信接口（SCIs），标准的UART
●改进的局域网络（eCAN）
●多通道缓冲串行接口（McBSP）和串行外围接口模式
14．12位的ADC，16通道
●2×
8通道的输入多路选择器
●两个采样保持器
●单个的转换时间：
200ns
●单路转换时间：
60ns
15．最多有56个独立的可编程、多用途通用输入/输出（GPIO）引脚
16．高级的仿真特性
●分析和设置断点的功能
●实时的硬件调试
17．开发工具
●ANSIC/C++编译器/汇编程序/连接器
●支持TMS320C24x/240x的指令
●代码编辑集成环境
●DSP/BIOS
●JTAG扫描控制器（TI或第三方的）
●硬件评估板
18．低功耗模式和节能模式
●支持空闲模式、等待模式、挂起模式
●停止单个外围的时钟
19．封装方式
●带外部存储器接口的179球形触点BGA封装
●带外部存储器接口的176引脚低剖面四芯线扁平LQFP封装
●没有外部存储器接口的128引脚贴片正方扁平PBK封装
20．温度选择
●A：
●S：
C28x系列芯片的功能框图如图1-1所示。
代码保护的模块
图1-1C28x功能框图
+器件上提供96个中断，45个可用；
+XINTF在F2810上不可用。
1.2引脚分布及引脚功能
TMS320F2812芯片的封装方式为179引脚GHH球形网格阵列BGA（BallGridArray）封装和176引脚PGF低剖面四芯线扁平LQFP（Low-profileQuad）封装，其引脚分布分别如图1-2（BGA封装底视图）和图1-3（LQFP封装顶视图）所示。
TMS320F2810芯片的封装方式为128引脚PBKLQFP封装，其引脚分布情况如图1-4（顶视图）所示。
表1-2详细描述了芯片F2810和F2812的引脚功能及信号情况。
所有输入引脚的电平均与TTL兼容；
所有引脚的输出均为3.3VCMOS电平；
输入不能承受5V电压；
上拉电流/下拉电流均为100μA。
所有引脚的输出缓冲器驱动能力（有输出功能的）典型值是4mA。
图1-2179引脚BGA封装底视图
图1-3176引脚LQFP封装顶视图
图1-4128引脚PBK封装顶视图
表1-2引脚功能和信号情况‡
名字
引脚号
I/O/Z
PU/PDS
说明
179针GHH
176针PGF
XINTF信号（只限于F2812）
XA[18]
D7
158
—
O/Z
XA[17]
B7
156
XA[16]
A8
152
XA[15]
B9
148
XA[14]
A10
144
XA[13]
E10
141
XA[12]
C11
138
19位地址总线
XA[11]
A14
132
XA[10]
C12
130
XA[9]
D14
125
XA[8]
E12
XA[7]
F12
121
XA[6]
G14
111
XA[5]
H13
108
XA[4]
J12
103
XA[3]
M11
85
XA[2]
N10
80
XA[1]
M2
43
XA[0]
G5
18
XD[15]
A9
147
PU
16位数据总线
XD[14]
B11
139
XD[13]
J10
97
XD[12]
L14
96
XD[11]
N9
74
XD[10]
L9
73
XD[9]
M8
68
XD[8]
P7
65
XD[7]
L5
54
XD[6]
L3
39
XD[5]
J5
36
XD[4]
K3
33
XD[3]
J3
30
XD[2]
H5
27
XD[1]
H3
24
XD[0]
G3
21
XINTF信号（仅F2812）
XMP/
F1
17
I
可选择微处理器/微计算机模式。
可以在两者之间切换。
为高电平时外部接口上的区域7有效，为低电平时区域7无效，可使用片内的BootROM功能。
复位时该信号被锁存在XINTCNF2寄存器中，通过软件可以修改这种模式的状态。
此信号是异步输入，并与XTIMCLK同步
E7
159
外部DMA保持请求信号。
为低电平时请求XINTF释放外部总线，并把所有的总线与选通端置为高阻态。
当对总线的操作完成且没有即将对XINTF进行访问时，XINTF释放总线。
此信号是异步输入并与XTIMCLK同步
K10
82
外部DMA保持确认信号。
当XINTF响应
的请求时
呈低电平，所有的XINTF总线和选通端呈高阻态。
和
信号同时发出。
当
有效（低）时外部器件只能使用外部总线
P1
44
XINTF区域0和区域1的片选，当访问XINTF区域0或1时有效（低）
P13
88
XINTF区域2的片选。
当访问XINTF区域2时有效（低）
B13
133
XINTF区域6和7的片选。
当访问区域6或7时有效（低）
N11
84
写有效。
有效时为低电平。
写选通信号是每个区域操作的基础，由XTIMINGx寄存器的前一周期、当前周期和后一周期的值确定
M3
42
读有效。
低电平读选通。
读选通信号是每个区域操作的基础，由XTIMINGx寄存器的前一周期、当前周期和后一周期的值确定。
注意：
是互斥信号
XR/
N4
51
通常为高电平，当为低电平时表示处于写周期，当为高电平时表示处于读周期
XREADY
B6
161
数据准备输入，被置1表示外设已为访问做好准备。
XREADY可被设置为同步或异步输入。
在同步模式中，XINTF接口块在当前周期结束之前的一个XTIMCLK时钟周期内要求XREADY有效。
在异步模式中，在当前的周期结束前XINTF接口块以XTIMCLK的周期作为周期对XREADY采样3次。
以XTIMCLK频率对XREADY的采样与XCLKOUT的模式无关
JTAG和其他信号
X1/XCLKIN
K9
77
58
振荡器输入/内部振荡器输入，该引脚也可以用来提供外部时钟。
28x能够使用一个外部时钟源，条件是要在该引脚上提供适当的驱动电平，为了适应1.8V内核数字电源（VDD），而不是3.3V的I/O电源（VDDIO）。
可以使用一个嵌位二极管去嵌位时钟信号，以保证它的逻辑高电平不超过VDD（1.8V或1.9V）或者去使用一个1.8V的振荡器
X2
M9
76
57
振荡器输出
XCLKOUT
F11
119
87
O
源于SYSCLKOUT的单个时钟输出，用来产生片内和片外等待状态，作为通用时钟源。
XCLKOUT与SYSCLKOUT的频率或者相等，或是它的1/2，或是1/4。
复位时XCLKOUT=SYSCLKOUT/4
TESTSEL
A13
134
PD
测试引脚，为TI保留，必须接地
D6
160
113
I/O
器件复位（输入）及看门狗复位（输出）。
器件复位，XRS使器件终止运行，PC指向地址0x3FFFC0（注：
0xXXXXXX中的0x指出后面的数是十六进制数。
例如0x3FFFC0=3FFFC0h）当XRS为高电平时，程序从PC所指出的位置开始运行。
当看门狗产生复位时，DSP将该引脚驱动为低电平，在看门狗复位期间，低电平将持续512个XCLKIN周期。
该引脚的输出缓冲器是一个带有内部上拉（典型值100mA）的开漏缓冲器，推荐该引脚应该由一个开漏设备去驱动
TEST1
M7
67
测试引脚，为TI保留，必须悬空
TEST2
N7
66
50
B12
135
98
有内部上拉的JTAG测试复位。
当它为高电平时扫描系统控制器件的操作。
若信号悬空或为低电平，器件以功能模式操作，测试复位信号被忽略
在
上不要用上拉电阻。
它内部有上拉部件。
在强噪声的环境中需要使用附加上拉电阻，此电阻值根据调试器设计的驱动能力而定。
一般取22kΩ即能提供足够的保护。
因为有了这种应用特性，所以使得调试器和应用目标板都有合适且有效的操作
TCK
A12
136
99
JTAG测试时钟，带有内部上拉功能
TMS
D13
126
92
JTAG测试模式选择端，有内部上拉功能，在TCK的上升沿TAP控制器计数一系列的控制输入
TDI
C13
131
带上拉功能的JTAG测试数据输入端。
在TCK的上升沿，TDI被锁存到选择寄存器、指令寄存器或数据寄存器中
TDO
D12
127
93
JTAG扫描输出，测试数据输出。
在TCK的下降沿将选择寄存器的内容从TDO移出
EMU0
D11
137
100
带上拉功能的仿真器I/O口引脚0，当
为高电平时，此引脚用作中断输入。
该中断来自仿真系统，并通过JTAG扫描定义为输入/输出
EMU1
C9
146
105
仿真器引脚1，当
为高电平时，此引脚输出无效，用作中断输入。
该中断来自仿真系统的输入，通过JTAG扫描定义为输入/输出
ADC模拟输入信号
ADCINA7
B5
167
采样/保持A的8通道模拟输入。
在器件未上电之前ADC引脚不会被驱动
ADCINA6
D5
168
120
ADCINA5
E5
169
ADCINA4
A4
170
122
ADCINA3
B4
171
123
ADCINA2
C4
172
124
ADCINA1
D4
173
ADCINA0
A3
174
ADCINB7
F5
9
采样/保持B的8通道模拟输入。
在器件未上电之前ADC引脚不会
ADCINB6
D1
8
ADCINB5
D2
7
ADCINB4
D3
6
ADCINB3
C1
5
ADCINB2
B1
ADCINB1
C3
ADCINB0
C2
2
ADCREFP
E2
11
ADC参考电压输出（2V）。
需要在该引脚上接一个低ESR（50mΩ~1.5Ω）的10μF陶瓷旁路电容，另一端接至模拟地
ADCREFM
E4
10
ADC参考电压输出（1V）。
ADCRESE-XT
F2
ADC外部偏置电阻（24.9kΩ）
ADCBGREFN
E6
164
116
AVSSREFBG
E3
12
ADC模拟地
AVDDREFBG
E1
13
ADC模拟电源（3.3V）
ADCLO
B3
175
普通低侧模拟输入
VSSA1
F3
15
VSSA2
C5
165
117
VDDA1
F4
14
VDDA2
A5
166
118
VSS1
C6
163
115
ADC数字地
VDD1
A6
162
114
ADC数字电源（1.8V）
VDDAIO
B2
1
I/O模拟电源（3.3V）
VSSAIO
A2
176
128
I/O模拟地
电源信号
VDD
H1
23
20
1.8V或1.9V核心数字电源
L1
37
29
P5
56
P9
75
P12
63
K12
G12
112
C14
B10
143
102
升级会员 