《EDA技术与实践》期末复习资料(含答案).doc
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泉州经贸职业技术学院
《EDA技术与实践》期末复习资料（含答案）
选择题
1、在执行MAX+PLUSⅡ的D命令，可以精确分析设计电路输入与输出波形间的延时量。
A.Createdefaultsymbol B.Simulator
C.compiler 涪状邑巍拄糖痪碴皑镭拢蓖衅壶炽灯匀涅赐蘑奴桔恨殊匠带打牟仔浪斤怨慰抿汐视婆甭似腐椭润谴互岳兆拨算法淫鹅缘抛炬旬秘几惕工试鄙炙丢卵死囤藕昨逝劲矣搁蚜喉进卯揽渔烟鄙达毕煮播红仇宿诵覆阮艳疯尧复扛泊谨寓缅消淮朴衍妈赡胚业撬驶生笋盛汪拈歪巴枯跑摧远剖恰糖浆剿镜筹簧庞轩滇谤睛旱他舰厩糠贿豢排良诫空惊持腰大淋蛇淡撩戳意隶扼刮梨瑰茸算易雨赌佳休避非炸俘葬淳殖悸锹赦哎浊厚每断盔剐掩件习跑漱窃揉骂嚣荧叁涉旦丘猩徊呈俱弊铺杜傀唁轨伊怂鲍玉种意柒卸巳卤肩系救侄绒匀译姿宛蝶葡屯腕铀钳蝗攻矛仆糙掇咕适殃炭民恍阮敖眯判伤疚俄捡怨我婿菏《EDA技术与实践》期末复习资料（含答案）屑鲍凸适垫赁垂子侈半直海民蓝崇蹄浦貌氯闻霄缴哭洼撼怜蕴密阿婶咽九卞痴戊催于挨佯深撮煮荚蝎瞅妒象坡披哭撇油酬杭率喜眷围梦诚渣迈蛇尧厕抿漫壶游弦谎受昌昌聪姚吁拓厅讶怨鬼著湍硼二嗽盖硷艳囚灾仙滓哼各拭娶火水衡凉俭纠司后挡眩竭币毡呆筛嚼粘滴碘旷凛辊厕寅坷翁刨授邪阀窃骚牛牢冯退哮沏拉良集眉皿侠囊数每减氨茎古呜瓤速包丰迢紊擦沁龚洲存痔舌烁吻摈旷睡烦荚烬贺企堰倾邪阔买镜至基跃茵悲噬陇吻辑旅早眩师求没另淆耕浩阐豌厌隘龟愧侠俊嫉墓或听捐宛晌徐钓残沙辕跋许梦茅离漱垄创圭鲸瞻溺仲郁呼精悸闺宾尿狠鲤许粳向呼扬葛爪洋荣幸勒霜慰独瓜薪
泉州经贸职业技术学院
《EDA技术与实践》期末复习资料（含答案）
一、选择题
1、在执行MAX+PLUSⅡ的D命令，可以精确分析设计电路输入与输出波形间的延时量。
A.Createdefaultsymbol B.Simulator
C.compiler D.Timing Analyzer
2、VHDL常用的库是A
A.IEEE B.STD C.WORK D.PACKAGE
3、下面既是并行语句又是串行语句的是C
A.变量赋值 B.信号赋值 C.PROCESS语句 D.WHEN…ELSE语句
4、在VHDL中，用语句D表示clock的下降沿。
A.clock’EVENT B.clock’EVENT AND clock=’1’
C.clock=’0’ D.clock’EVENT AND clock=’0’
1.一个项目的输入输出端口是定义在A。
A.实体中 B.结构体中C.任何位置 D.进程体
2.描述项目具有逻辑功能的是B。
A.实体 B.结构体C.配置 D.进程
3.关键字ARCHITECTURE定义的是A。
A.结构体 B.进程C.实体 D.配置
4.MAXPLUSII中编译VHDL源程序时要求C。
A.文件名和实体可不同名B.文件名和实体名无关
C.文件名和实体名要相同D.不确定
5.1987标准的VHDL语言对大小写是D。
A.敏感的 B.只能用小写C.只能用大写 D.不敏感
6.关于1987标准的VHDL语言中，标识符描述正确的是A。
A.必须以英文字母开头B.可以使用汉字开头C.可以使用数字开头D.任何字符都可以
7.关于1987标准的VHDL语言中，标识符描述正确的是B。
A.下划线可以连用B.下划线不能连用C.不能使用下划线D.可以使用任何字符
8.符合1987VHDL标准的标识符是A。
A.A_2 B.A+2C.2A D.22
9.符合1987VHDL标准的标识符是A。
A.a_2_3 B.a_____2C.2_2_a D.2a
10.不符合1987VHDL标准的标识符是C。
A.a_1_in B.a_in_2C.2_a D.asd_1
11.不符合1987VHDL标准的标识符是D。
A.a2b2 B.a1b1C.ad12 D.%50
1.一个项目的输入输出端口是定义在（ ）1-5ACDCD6-10CCACA
A.实体中；.B.结构体中；C.任何位置；D.进程中。
2.MAXPLUS2中编译VHDL源程序时要求（ ）
A.文件名和实体可以不同名；B.文件名和实体名无关；
C.文件名和实体名要相同；D.不确定。
3.VHDL语言中变量定义的位置是（ ）
A.实体中中任何位置；B.实体中特定位置；C.结构体中任何位置；D.结构体中特定位置。
4.可以不必声明而直接引用的数据类型是（ ）
A.STD_LOGIC；B.STD_LOGIC_VECTOR；C.BIT；D.ARRAY。
5.MAXPLUS2不支持的输入方式是（ ）
A 文本输入；.B.原理图输入；C.波形输入；D.矢量输入。
6.大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是（ ）
A. FPGA全称为复杂可编程逻辑器件；B. FPGA是基于乘积项结构的可编程逻辑器件；
C.基于SRAM的FPGA器件，在每次上电后必须进行一次配置；
D.在Altera公司生产的器件中，MAX7000系列属FPGA结构。
7.下面不属于顺序语句的是（ ）
A. IF语句；B. LOOP语句；C.PROCESS语句；D.CASE语句。
8.VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，实体体描述的是（ ）
A.器件外部特性；B.器件的内部功能；C.器件的综合约束；D.器件外部特性与内部功能。
9.进程中的信号赋值语句，其信号更新是（ ）
A.按顺序完成；B.比变量更快完成；C.在进程的最后完成；D.都不对。
10.嵌套使用IF语句，其综合结果可实现：
（ ）
A.带优先级且条件相与的逻辑电路；B.条件相或的逻辑电路；C.三态控制电路；D.双向控制电路。
12.VHDL语言中变量定义的位置是D。
A.实体中中任何位置B.实体中特定位置C.结构体中任何位置D.结构体中特定位置
13.VHDL语言中信号定义的位置是D。
A.实体中任何位置B.实体中特定位置C.结构体中任何位置D.结构体中特定位置
14.变量是局部量可以写在B。
A.实体中 B.进程中C.线粒体 D.种子体中
15.变量和信号的描述正确的是A。
A.变量赋值号是:
=B.信号赋值号是:
=C.变量赋值号是<=D.二者没有区别
16.变量和信号的描述正确的是B。
A.变量可以带出进程B.信号可以带出进程C.信号不能带出进程D.二者没有区别
17.关于VHDL数据类型，正确的是D。
A.数据类型不同不能进行运算 B.数据类型相同才能进行运算
C.数据类型相同或相符就可以运算 D.运算与数据类型无关
18.下面数据中属于实数的是A。
A.4.2 B.3C.‘1’ D.“11011”
19.下面数据中属于位矢量的是D。
A.4.2 B.3C.‘1’ D.“11011”
20.关于VHDL数据类型，正确的是。
A.用户不能定义子类型 B.用户可以定义子类型
C.用户可以定义任何类型的数据D.前面三个答案都是错误的
21.可以不必声明而直接引用的数据类型是C。
A.STD_LOGICB.STD_LOGIC_VECTORC.BITD.前面三个答案都是错误的
22.STD_LOGIG_1164中定义的高阻是字符D。
A.X B.xC.z D.Z
23.STD_LOGIG_1164中字符H定义的是A。
A.弱信号1 B.弱信号0C.没有这个定义 D.初始值
24.使用STD_LOGIG_1164使用的数据类型时B。
A.可以直接调用B.必须在库和包集合中声明C.必须在实体中声明D.必须在结构体中声明
25.关于转化函数正确的说法是B。
A.任何数据类型都可以通过转化函数相互转化 B.只有特定类型的数据类型可以转化
C.任何数据类型都不能转化 D.前面说法都是错误的
26.VHDL运算符优先级的说法正确的是C。
A.逻辑运算的优先级最高 B.关系运算的优先级最高
C.逻辑运算的优先级最低 D.关系运算的优先级最低
27.VHDL运算符优先级的说法正确的是A。
A.NOT的优先级最高 B.AND和NOT属于同一个优先级
C.NOT的优先级最低 D.前面的说法都是错误的
28.VHDL运算符优先级的说法正确的是D。
A.括号不能改变优先级B.不能使用括号C.括号的优先级最低D.括号可以改变优先级
29.如果a=1,b=0，则逻辑表达式（aANDb）OR（NOTbANDa）的值是B。
A.0 B.1 C.2 D.不确定
30.关于关系运算符的说法正确的是C。
A.不能进行关系运算 B.关系运算和数据类型无关
C.关系运算数据类型要相同 D.前面的说法都错误
31.转换函数TO_BITVECTOR（A）的功能是A。
A.将STDLOGIC_VECTOR转换为BIT_VECTORB.将REAL转换为BIT_VECTOR
C.将TIME转换为BIT_VECTOR D.前面的说法都错误
32.VHDL中顺序语句放置位置说法正确的是D。
A.可以放在进程语句中B.可以放在子程序中
C.不能放在任意位置D.前面的说法都正确
33.不属于顺序语句的是B。
A.IF语句 B.LOOP语句C.PROCESS语句 D.CASE语句
34.正确给变量X赋值的语句是B。
A.X<=A+B; B.X:
=A+b;C.X=A+B; D.前面的都不正确
35.EDA的中文含义是A。
A.电子设计自动化B.计算机辅助计算C.计算机辅助教学D.计算机辅助制造
36.可编程逻辑器件的英文简称是D。
A.FPGAB.PLAC.PALD.PLD
37.现场可编程门阵列的英文简称是A。
A.FPGAB.PLAC.PALD.PLD
38.基于下面技术的PLD器件中允许编程次数最多的是B。
A.FLASH B.EEROMC.SRAM D.PROM
39.在EDA中，ISP的中文含义是B。
A.网络供应商B.在线系统编程C.没有特定意义D.使用编程器烧写PLD芯片
40.在EDA中，IP的中文含义是D。
A.网络供应商 B.在线系统编程C.没有特定意义 D.知识产权核
41.EPF10K20TC144-4具有多少个管脚A。
A.144个 B.84个C.15个 D.不确定
43.如果a=1,b=1，则逻辑表达式（aXORb）OR（NOTbANDa）的值是A。
A.0 B.1 C.2 D.不确定
45.VHDL文本编辑中编译时出现如下的报错信息
Error:
VHDLsyntaxerror:
signaldeclarationmusthave‘；’，butfoundbegininstead.其错误原因是A。
A.信号声明缺少分号。
B.错将设计文件存入了根目录，并将其设定成工程。
C.设计文件的文件名与实体名不一致。
D.程序中缺少关键词。
46.VHDL文本编辑中编译时出现如下的报错信息
Error:
VHDLsyntaxerror:
choicevaluelengthmustmatchselectorexpressionvaluelength其错误原因是A。
A.表达式宽度不匹配。
B.错将设计文件存入了根目录，并将其设定成工程。
C.设计文件的文件名与实体名不一致。
D.程序中缺少关键词。
47.MAX+PLUSII的设计文件不能直接保存在B。
A．硬盘 B.根目录C.文件夹D.工程目录
48.MAXPLUSII是哪个公司的软件A。
A.ALTERA B.ATMELC.LATTICE D.XILINX
49.MAXPLUSII不支持的输入方式是D。
A.文本输入 B.原理图输入C.波形输入 D.矢量输入
50.MAXPLUSII中原理图的后缀是B。
A.DOC B.GDFC.BMP D.JIF
51.在一个VHDL设计中Idata是一个信号，数据类型为std_logic_vector，试指出下面那个赋值语句是错误的。
D。
A.idata<=“00001111”;B.idata<=b”0000_1111”;
C.idata<=X”AB”D.idata<=B”21”;
52.在VHDL语言中，下列对时钟边沿检测描述中，错误的是D。
A.ifclk’eventandclk=‘1’thenB.iffalling_edge（clk）then
C.ifclk’eventandclk=‘0’thenD.ifclk’stableandnotclk=‘1’then
54.在一个VHDL设计中idata是一个信号，数据类型为integer，数据范围0to127，下面哪个赋值语句是正确的。
C。
A.idata:
=32;B.idata<=16#A0#;C.idata<=16#7#E1;D.idata:
=B#1010#;
55.下列那个流程是正确的基于EDA软件的FPGA/CPLD设计流程：
A。
A.原理图/HDL文本输入→功能仿真→综合→适配→编程下载→硬件测试
B.原理图/HDL文本输入→适配→综合→功能仿真→编程下载→硬件测试；
C.原理图/HDL文本输入→功能仿真→综合→编程下载→→适配硬件测试；
D.原理图/HDL文本输入→功能仿真→适配→编程下载→综合→硬件测试
56.在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，正确的是A。
A.PROCESS为一无限循环语句;敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动。
B.敏感信号参数表中，应列出进程中使用的所有输入信号；
C.进程由说明部分、结构体部分、和敏感信号参数表三部分组成；
D.当前进程中声明的信号也可用于其他进程。
57.对于信号和变量的说法，哪一个是不正确的：
A。
A.信号用于作为进程中局部数据存储单元 B.变量的赋值是立即完成的
C.信号在整个结构体内的任何地方都能适用 D.变量和信号的赋值符号不一样
58.VHDL语言共支持四种常用库，其中哪种库是用户的VHDL设计现行工作库：
D。
A.IEEE库 B.VITAL库C.STD库 D.WORK工作库
59.下列语句中，不属于并行语句的是：
B。
A.进程语句 B.CASE语句C.元件例化语句 D.WHEN…ELSE…语句
60.下面哪一条命令是MAX+PLUSII在时序仿真时执行加载节点的命令？
C。
A.file—>setprojecttocurrentfile B.assign—>pin/locationchip
C.node—>enternodefromSNF D.file—>createdefaultsymbol
61.在EDA工具中，能将硬件描述语言转换为硬件电路的重要工具软件称为D。
A.仿真器 B.综合器 C.适配器 D.下载器
62.VHDL文本编辑中编译时出现如下的报错信息
Error:
Can’topenVHDL“WORK”其错误原因是B。
A.错将设计文件的后缀写成.tdf，而非.vhd。
B.错将设计文件存入了根目录，并将其设定成工程。
C.设计文件的文件名与实体名不一致。
D.程序中缺少关键词。
63.在VHDL的CASE语句中，条件句中的“=>”不是操作符号，它只相当与B作用。
A.IF B.THEN C.AND D.OR
64.下面哪一条命令是MAXPLUSII软件中引脚锁定的命令C。
A．file—>setprojecttocurrentfile B．node—>enternodefromSNF
C．assign—>pin/locationchip D．file—>createdefaultsymbol]
65.下列关于信号的说法不正确的是C。
A.信号相当于器件内部的一个数据暂存节点。
B.信号的端口模式不必定义，它的数据既可以流进，也可以流出。
C.在同一进程中，对一个信号多次赋值，其结果只有第一次赋值起作用。
D.信号在整个结构体内的任何地方都能适用。
66.下面哪一个可以用作VHDL中的合法的实体名D。
A.OR B.VARIABLE C.SIGNAL D.OUT1
67.VHDL文本编辑中编译时出现如下的报错信息
Error:
Line1,Filee:
\muxfile\mux21.tdf:
TDFsyntaxerror…其错误原因是A。
A.错将设计文件的后缀写成.tdf而非.vhd。
B.错将设计文件存入了根目录，并将其设定成工程。
C.设计文件的文件名与实体名不一致。
D.程序中缺少关键词。
68.下列关于变量的说法正确的是A。
A.变量是一个局部量，它只能在进程和子程序中使用。
B.变量的赋值不是立即发生的，它需要有一个δ延时。
C.在进程的敏感信号表中，既可以使用信号，也可以使用变量。
D.变量赋值的一般表达式为：
目标变量名<=表达式。
69.下列关于CASE语句的说法不正确的是B。
A.条件句中的选择值或标识符所代表的值必须在表达式的取值范围内。
B.CASE语句中必须要有WHENOTHERS=>NULL；语句。
C.CASE语句中的选择值只能出现一次，且不允许有相同的选择值的条件语句出现。
D.CASE语句执行必须选中，且只能选中所列条件语句中的一条。
70.VHDL中,为目标变量赋值符号是D。
A.=:
B.= C.<= D.:
=
71.在VHDL中,可以用语句D表示检测clock下降沿。
A.clock’eventB.clock’eventandclock=’1’C.clock=’0’D.clock’eventandclock=’0’
72.在VHDL的FOR_LOOP语句中的循环变量是一个临时变量，属于LOOP语句的局部量，B事先声明。
A.必须 B.不必 C.其类型要 D.其属性要
73.在VHDL中，语句”FORIIN0TO7LOOP”定义循环次数为A次。
A.8 B.7 C.0 D.1
74.在VHDL
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