计算机组成原理秋答案剖析Word文档下载推荐.docx

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答：

机器周期：

基准，存取周期。

时钟周期：

节拍，时钟频率的倒数，机器基本操作的最小单位。

2．周期挪用和向量地址

周期挪用：

DMA方式中由DMA接口向CPU申请占用总线，占用一个存取周期。

向量地址：

中断方式中由硬件产生向量地址，可由向量地址找到入口地址。

3．中断隐指令及其功能

中断隐指令是在机器指令系统中没有的指令，它是CPU在中断周期内由硬件自动完成的一条指令，其功能包括保护程序断点、寻找中断服务程序的入口地址、关中断等功能。

4．双重分组跳跃进位

n位全加器分成若干大组，大组内又分成若干小组，大组中小组的最高进位同时产生，大组与大组间的进位串行传送。

5．水平型微指令

水平型微指令的特点是一次能定义并执行多个并行操作的微命令。

从编码方式看，直接编码、字段直接编码、字段间接编码以及直接编码和字段直接和间接混合编码都属水平型微指令。

其中直接编码速度最快，字段编码要经过译码，故速度受影响。

6．超标量和超流水线

超标量（Superscalar）技术是指在每个时钟周期内可同时并发多条独立指令，即以并行操作方式将两条或两条以上指令编译并执行，在一个时钟周期内需要多个功能部件。

超流水线（Superpipelining）技术是将一些流水线寄存器插入到流水线段中，好比将流水线再分道，提高了原来流水线的速度，在一个时钟周期内一个功能部件被使用多次。

三、计算题（6分）

[X]补=0.1001，[Y]补=1.0011，[X/Y]补=10101，X/Y=—0.1011，[-Y]补=0.1101，

补码：

0.1001

+

1.0011

1.1100

1

1.1000

1

0.1101

0.0101

10

0.1010

10

1.1101

101

1.1010

101

0.0111

1010

0.1110

10101

原码：

[X]原=0.1001，[Y]原=1.1101，

0

01

01

010

010

0101

0101

0.0001

01011

四、（6分）

6

2

4

算逻指令

OP

寻址

R

8

相对转移指令

相对位移量

-128~127

取数/存数指令

双字长指令

直接寻址20位地址

16

五、（10分）

A15

A14

A13

A12

A11

A10

A9

A8

A7

A6

A5

A4

A3

A2

A1

A0

4Kⅹ8

ROM

两片

4Kⅹ4

RAM

六、（14分）

（2）

ACC

MQ

ALU

X

IR

MDR

PC

MAR

32

（3）

T0

PC→MAR

1→R

T1

M（MAR）→MDR

（PC）+1→PC

T2

MDR→IR

OP（IR）→ID

Ad（IR）→MAR

1→W

ACC→MDR

MDR→M（MAR）

（4）

取指

Ad（CMDR）→CMAR

OP（IR）→CMAR

执行

哈工大2002－2003学年秋季学期

一、填空（12分）

1．127；

1/512；

-1/512-1/32768；

-128。

2．基地址；

偏移量；

基地址。

3．访存冲突；

相关问题。

4．300ns；

310ns。

5．指令周期；

机器周期；

时钟周期；

机器周期和时钟周期。

二、名词解释（8分）

1．微程序控制

采用与存储程序类似的方法来解决微操作命令序列的形成，将一条机器指令编写成一个微程序，每一个微程序包含若干条微指令，每一条指令包含一个或多个微操作命令。

2．存储器带宽

每秒从存储器进出信息的最大数量，单位可以用字/秒或字节/秒或位/秒来表示。

3．RISC

RISC是精简指令系统计算机，通过有限的指令条数简化处理器设计，已达到提高系统执行速度的目的。

4．中断隐指令及功能

三、简答（18分）

1．答：

总线在完成一次传输周期时，可分为四个阶段：

申请分配阶段：

由需要使用总线的主模块（或主设备）提出申请，经总线仲裁机构决定下一传输周期的总线使用权授于某一申请者；

寻址阶段：

取得了使用权的主模块，通过总线发出本次打算访问的从模块（或从设备）的存储地址或设备地址及有关命令，启动参与本次传输的从模块；

传数阶段：

主模块和从模块进行数据交换，数据由源模块发出经数据总线流入目的模块；

结束阶段：

主模块的有关信息均从系统总线上撤除，让出总线使用权。

2．答：

（1）若Cache采用直接相联映像：

字块中含64个字节，字块的位数为b=6。

Cache中含有256个字块，所以字块地址位数c=8。

主存容量为1M字节，总位数为20。

主存字块标记位数t=6。

（2）若Cache采用四路组相联映像，

Cache中含有256个字块，每组含有4个字块，所以组地址位数q=6。

主存字块标记位数t=8。

3．答：

设屏蔽位为“1”时表示对应的中断源被屏蔽，屏蔽字排列如下：

中断源

屏蔽字

01234

L0

L1

L2

L3

L4

11000

01000

11101

11111

11001

4．答：

（1）指令字长16位，操作码为7位，寻址特征位2位，地址码7位；

（2）27；

（3）216；

（4）-64~+63．

被加数为0,101;

0.100100，[x]补=00,101;

00.100100

加数为0,100;

1.010100，[y]补=00,100;

11.010100

（1）对阶：

[△j]补=[jx]补-[jy]补=00,101+11,100=00,001

即△j=1，则y的尾数向右移一位，阶码相应加1，即

[y]’补=00,101;

11.101010

②求和

=

+[Sy]补

=00.100100+11.101010

=00.001110

即[x+y]补=00,101;

00.001110

尾数出现“00.0”，需左规。

③规格化

左规后得[x+y]补=00,011;

00.111000

∴[x+y]补=00,011;

五、（8分）

DMA方式接口电路的基本组成框图如下：

以数据输入为例，具体操作如下：

①从设备读入一个字到DMA的数据缓冲寄存器BR中，表示数据缓冲寄存器“满”（如果I/O设备是面向字符的，则一次读入一个字节，组装成一个字）；

②设备向DMA接口发请求（DREQ）；

③DMA接口向CPU申请总线控制权（HRQ）；

④CPU发回HLDA信号，表示允许将总线控制权交给DMA接口；

⑤将DMA主存地址寄存器中的主存地址送地址总线；

⑥通知设备已被授予一个DMA周期（DACK），并为交换下一个字做准备；

⑦将DMA数据缓冲寄存器的内容送数据总线；

⑧命令存储器作写操作；

⑨修改主存地址和字计数值；

⑩判断数据块是否传送结束，若未结束，则继续传送；

若己结束，（字计数器溢出），则向CPU申请程序中断，标志数据块传送结束。

六、（10分）

地址空间描述如下：

ROM对应的空间：

1111111111111111

1111000000000000

RAM对应的空间：

1110111111111111

1110100000000000

选择ROM芯片为2K×

8位的两片，RAM芯片为2K×

4位的两片

ROM芯片1：

1111100000000000

ROM芯片2：

1111011111111111

RAM芯片1、2：

（位扩展）

CPU与存储器连接图见下页：

七、（10分）

组合逻辑设计的微操作命令：

取指：

T0：

PC→MAR，1→R

T1：

M[MAR]→MDR,PC+1→PC

T2：

MDR→IR,OP[IR]→ID

执行：

SP→MAR,1→R

M[MAR]→MDR

MDR→PC,SP+1→SP

微程序设计的微操作命令：

取指微程序：

PC→MAR,1→R

Ad[CMIR]→CMAR

T3：

Ad[CMDR]→CMAR

T4：

MDR→IR,OP[IR]→微操作形成部件

T5：

OP[IR]→CMAR

中断返回微程序：

SP→MAR

八、（8分）

针对存储器，可以采用Cache-主存层次的设计和管理提高整机的速度；

针对存储器，可以采用多体并行结构提高整机的速度；

针对控制器，可以通过指令流水设计技术提高整机的速度；

针对控制器，可以通过超标量设计技术提高整机的速度；

针对运算器，可以对运算方法加以改进，如两位乘，或用快速进位链；

针对I/O系统，可以运用DMA技术不中断现行程序，提高CPU的效率。