胡越明版计算机组成原理课件第三章.ppt

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第3章存储系统,3.3高速缓冲存储器,3.2存储系统的构成,3.1存储器的构成,3.4虚拟存储器,3.1存储器的构成,构成主存储器的基本元件是存储器芯片，半导体存储器中，访问数据时应当能够快速方便访问任何地址的内容。

这种存储器称为随机访问存储器（RAM），主存储器一般都是RAM。

存储芯片与其他部件的连接通过数据线，控制线和地址线进行,3.1.1存储器芯片,半导体随机访问存储器芯片主要有静态存储器（SRAM）和动态存储器（DRAM）两种芯片此外还有只读存储器和相连存储器。

静态存储器芯片速度较高，但单位容量价格较高，动态存储器速度较慢，但单位容量价格较低,1静态存储器,基本存储单元6管静态MOS存储单元,T1T2工作管T3T4负载管T5T6X向门控管T7T8Y向门控管,静态MOS存储器,将大量这样的MOS存储单元合起来可以构成一个存储单元阵列，用来存储大量信息。

在存储器芯片中包括存储体、读写电路、地址译码电路和控制电路等组成部分。

存储体部分由大量的存储单元构成的阵列组成，阵列中有很多行和列，阵列中用一条行选通线和一条列选通线选择阵列中的单元。

行选通线选择一行中的存储单元，列选通线对列进行选择，被行和列选择的存储单元才进行一个数据位的读写操作。

列选通线是数据写入线也是数据读出线，有一个数据读写电路。

地址译码器将二进制地址码转换成驱动读写操作的选通线。

地址译码采用双译码方式，输入地址信号分两部分送入两个译码器，分别产生行选通信号和列选通信号。

数据驱动电路对读写的数据进行读写放大，增强信号的强度。

X向驱动器,I/O电路,n位X向地址,DBUS,静态存储器（RAM）芯片结构,控制电路,X向地址译码器,静态MOS存储器,存储器芯片中的控制电路用于控制芯片的操作。

根据外部提供的控制信号进行控制，外部提供的控制信号如读写控制、片选控制、输出控制等WE*读写控制信号指定操作的方式CS*片选控制信号表示允许芯片工作OE*输出控制信号表示允许芯片输出数据*表示信号低电平有效，也可以用#或上面加横线表示,存储芯片的逻辑结构,存储器的容量特征表示为字数与位数的乘积，字数代表存储器芯片中存储阵列的规模，位数表示数据宽度，就是阵列数量。

例如：

一个32行32列的存储阵列的存储芯片的字数为32*32=1024，数据宽度为4位，则存储芯片逻辑上表示为1024*4=1K*4存储器芯片的字数影响到芯片所需的地址线数量，数据宽度对应芯片的数据线数量，一个1K*4存储器有10条地址线和4条数据线1K=2的10次方，所以地址线为10，数据宽度每个对应一条数据线。

静态MOS存储器读操作的过程,1、外部电路驱动芯片的地址线，将需要读取的数据的二进制地址送入存储器芯片2、将WE*控制信号置于高电平，表示读操作，将CS*和OE*置于低电平3、存储器芯片开始读操作，然后驱动数据输出线，将存储的数据输出。

CS*和OE*置于低电平使得两个信号有效，CS*使得芯片被选中，开始读操作；OE*信号有效使得数据能够输出被外部电路读取。

静态MOS存储器写操作的过程,1、外部电路驱动芯片的地址线，将需要写入的数据的二进制地址送入存储器芯片2、外部电路驱动数据线，将需要写入的数据送入存储器芯片3、将WE*和CS*控制信号置于低电平，将和OE*置于高电平WE*信号置于低电平使得芯片进行写操作，CS*使得芯片被选中，开始写操作；经过一段延迟后，数据线上的数据信号就写入到地址线信号所指定的存储位置上。

2动态存储器,DRAM刷新相关概念,DRAM靠电容电荷存储信息。

电容电荷容易泄漏，需定期补充电荷以保持信息不变，补充电荷的过程称为刷新过程泄漏完毕之前如不能补充电荷，存储信息发生丢失，信息存储到信息泄漏完毕之间必须完成刷新过程，称为最大刷新周期，从上一次对存储器刷新结束到下一次对整个存储器刷新结束所需要的时间称为刷新周期，刷新一块芯片所需的刷新周期数由芯片矩阵的行数决定。

3半导体只读存储器（ROM）,只读存储器，断电后信息仍能保持；用于存储固定不变的程序、数据，如OS的内核、诊断程序等。

按制造工艺的不同又分为：

ROM：

掩模式ROM，厂家写内容。

PROM：

可编程ROM，用户写只能写一次。

EPROM：

紫外线可擦除可编程的ROM。

EEPROM：

电可擦除可编程的ROM。

1.掩模ROM（MROM）,行列选择线交叉处有MOS管为“1”,行列选择线交叉处无MOS管为“0”,2.PROM（一次性编程）,3.EPROM（多次性编程）,可擦写PROM,紫外线全部擦洗,4.EEPROM（多次性编程）,电可擦写,局部擦写,全部擦写,5.FlashMemory（闪速型存储器）,比EEPROM快,EPROM,价格便宜集成度高,EEPROM,电可擦洗重写,具备RAM功能,EPROM,高压写入紫外线光照擦除,编程器,紫外线擦除器,3.1.2存储器的基本组织,存储器芯片的容量是有限的，它在字数或字长方面与实际存储器的要求都有很大差距，所以要在字向和位向两方面进行扩充，才能满足实际存储器的容量要求。

中央处理器对存储器进行读写操作时，首先由地址总线给出地址信号，然后要发出有关进行读操作或写操作的控制信号，最后在数据总线上进行信息交换，因此，存储器同CPU处理器连接时，要完成：

地址线的连接数据线的连接控制线的连接。

主存储器与CPU的连接,地址线的连接数据线的连接控制信号线的连接存储扩展,主存储器与CPU的连接,D0,D1,WEACS2K2D0D1,存储器扩展,字长扩展（数据总线扩展）各芯片并行工作字数扩展（地址总线扩展）同一时刻仅一芯片工作,字长（位）扩展（DBUS）2Kx2-2Kx8,A10-0,D1D0,D7D6,一个存储系统容量为N位，若使用k位的芯片，kN，共需要（N/k）个芯片,D5D4,D3D2,字数（字）扩展（ABUS）8Kx8-32Kx8,A14-13,A12-0,一个存储系统容量为M，若使用容量l的芯片，lM，共需要（M/l）个芯片,WEACS8K8D,WEACS8K8D,WEACS8K8D,WEACS8K8D,综合扩展8Kx8-32Kx32,11,2-4译码,10,01,00,A14-13,A12-0,A12-0,OE#,MREQ#,R/W#,CPU,D31D0,D31D0,D31D0,D31D0,D31D0,WEACS8Kx84片D,WEACS8Kx84片D,WEACS8Kx84片D,WEACS8Kx84片D,一个存储系统容量为M*N位，若使用l*k位的芯片，lM,kN，共需要（M/l）*（N/k）个芯片,芯片表示的主存空间,8位,1,2,3,4,2048个存储单元,D7,D6,D1,D0,8位,8K,8K,8K,8K,1,2,3,4,D7D6D1D0,地址,012,32767,各芯片地址范围,8位,8K,8K,8K,8K,1,2,3,4,D7D6D1D0,例1设有32片256K1位的SRAM芯片

（1）采用位扩展方法可构成多大容量的存储器？

（2）该存储器需要多少字节地址位？

（3）画出该存储器与CPU连接的结构图，设CPU的接口信号有地址信号、数据信号、控制信号MREQ#和R/W#。

解：

256K*1位SRAM芯片包含18根地址线

（1）32片256K1位的SRAM芯片可构成256K32位的存储器。

（2）如采用32位字编址方式，则需要18条地址线，因为218=256KWord。

如果采用的字节编址方式，则需要20条地址线，因为220=1024Kbyte。

A17-0,D31,D2,D1,D0,WEACS256K1D,WEACS256K1D,WEACS256K1D,WEACS256K1D,例2设有若干片256K8位的SRAM芯片，问：

（1）采用字扩展方法构成2048KB存储器需多少片SRAM芯片？

（2）该存储器需要多少字节地址位？

（3）画出该存储器与CPU连接的结构图，设CPU的接口信号有地址信号、数据信号、控制信号MREQ#和R/W#。

解：

256K*8位SRAM芯片包含18根地址线

（1）该存储器需要2048K/256K=8片SRAM芯片；

（2）需要21条地址线，因为221=2048K，其中高3位经过译码器输出后用于芯片选择,低18位作为每个存储器芯片的地址输入。

（3）该存储器与CPU连接的结构图如下。

A20-18,A17-0,D7D0,WEACS256K8D,WEACS256K8D,WEACS256K8D,WEACS256K8D,D7D0,D7D0,D7D0,例3设有若干片256K8位的SRAM芯片，问：

（1）如何构成2048K32位的存储器？

（2）需要多少片RAM芯片？

（3）该存储器需要多少字节地址位？

（4）画出该存储器与CPU连接的结构图，设CPU的接口信号有地址信号、数据信号、控制信号MREQ#和R/W#。

解：

256K*8位SRAM芯片包含18根地址线

（1）采用字位扩展的方法。

（2）需要（2048/256）x（32/8）=32片SRAM芯片。

（3）2048Kx32bit=221x4byte=223byte故需要23根地址线,首先进行位扩展，构成32bit需要4片256K*8bit芯片，4片构成一组。

按照新构成的存储组进行字扩展，需要2048/256=8组字扩展中的各个部件串行工作，需要片选，利用3-8译码器进行片选即可。

A22-20,A19-0,存储速度指标包括访问时间、访问周期时间和带宽存储器周期时间：

从一次启动存储器操作到操作完成后可启动下一次操作的时间，是连续两次独立的存储器操作（读或写）所需的最小间隔时间访问时间：

从启动访问存储器的操作到操作完成的时间。

存储器的周期时间一般比访问时间长带宽为存储器在连续访问时的数据吞吐速率。

单位每秒钟访问的字节数,3.2.1提高存储器工作速度的技术,提高存储器工作速度的技术主要有芯片技术和结构技术两个方面,3.2存储系统的构成,相联存储器：

按内容进行访问的存储器，又称为按内容寻址的存储器。

其格式为（Key,DATA），KEY是地址，DATA是读写信息。

相联存储器的基本原理是把存储单元所存内容的一部分作为检索项（关键字）去检索存储器，并将存储器中与检索项符合的存储单元内容进行读出或写入。

相联存储器由存储体、屏蔽寄存器、输入寄存器、选择电路、输出寄存器组成,1、芯片技术,相联存储器结构框图,输入寄存器,选择电路,输出寄存器,屏蔽寄存器,存储体,匹配,选择,所需关键字段由屏蔽寄存器指定，该关键字段同时与所有存储的字进行比较，比较结果为相同单元发出匹配信号，进入选择电路，选择电路从各匹配单元选择出要访问的字段，读出所有匹配项到输出寄存器,从结构上提高存储器性能的措施主要是增加存储器的数据宽度和采用多体交叉存储技术。

（1）增加存储器的数据宽度。

增加数据宽度即在位扩展中，将存储器的位数扩展到多个数据字的宽度，它包括增加数据总线的宽度和存储器的宽度，这样可以增加同时房屋数据量，提高存储器操作的并行性，从而提高数据房屋的吞吐率。

（2）采用多体交叉存储器。

多体交叉存储器由多个相互独立、容量相同的存储模块构成，每个存储体都有各自的读写线路，地址寄存器和数据寄存器，各自以等同的方式与CPU传递信息，各存储体的读写过程可以重叠进行。

CPU访问多个存储体一般是在一个存储周期内分时访问每个存储体。

在对一个存储体访问刚开始就立即开始对两一个存储体的访问，这样尽管每个存储体的访问速度没有提高，但访存的塑料可以提高。

2、结构技术,3.2.2.层次化存储系统,对存储器的要求是容量大、速度快、成本低，但在一个存储器中很难做到同时兼顾。

目前计算机采用多级存储器体系结构，即采用高速缓冲存储器、主存储器、和辅助存储器。

CPU能直接访问的存储器成为内存储器，它包括高速缓冲存储器和主存储器。

CPU不能直接访问外存储器，外存储器的信息必须调入内存储器后磁能为CPU处理。

这三类存储器形成计算机的多级存储管理，各级存储器承担的职能各不相同。

Cache主要强调快速存取，以便使存取速度与CPU的运算速度相匹配；外存储器主要强调大容量，以满足计算机的大容量存储要求；主存储器介于二者之间，要求选取适当的存储容量和存取周期，使它能容纳系统的核心软件和较多的用户程序。

高,小,快,3.2.2.层次化存储系统,3.3高速缓冲存储器3.3.1cache的功能与基本原理,Cache概念：

cache是一个高速小容量的临时存储器，可以用高速的静态存储芯片实现，或者集成到CPU芯片内部，存储CPU最经常访问的指令或者操作数据。

是CPU与主存储器之间的一种高速缓冲装置。

Cache的特点：

位于CPU与主存之间，是存储器层次结构中级别最高的一级；容量比主存小，目前一般有数KB到数MB；速度比主存快510倍其容量是主存的部分副本；其用途可用来存放指令，也可用来存放数据；Cache的工作原理1、Cache以块为单位进行操作2、当CPU发出访内操作请求后，首先由Cache控制器判断当前请求的字是否在Cache中，若在，叫命中，否则，不命中若命中则直接对Cache读，与主存无关；未命中时则从主存读出所需字送CPU，且把含该字的一块送Cache,3.3高速缓冲存储器3.3.1cache的功能与基本原理,访问内存的数据或代码存在于cache中时的情形成为命中。

命中的统计概率称为cache的命中率。

访问内存的数据或代码不存在于cache中时的情形成为未命中或失效。

不命中的统计概率称为cache的失效率。

Cache命中时所需访问时间称为命中访问时间，不命中时因访问主存而增加的访问时间称为访问失效时间设计时要考虑的问题：

1、数据快放到cache的什么地方进行缓存？

地址映像方法，确定如何将主存地址转换为缓存地址2、cache放满怎么办？

数据快的替换策略决定将cache中哪一块数据移去以调入访问的快3、写cache是否写主存？

块的更新策略决定在写操作时何时将数据写入主存。

1、概念地址映象：

为了把信息放到Cache中，必须把主存地址与Cache中地址建立一种逻辑关系，也就是根据主存地址来构成cache地址，这样的地址间的逻辑关系称作地址映象。

2、Cache的地址映象方式有：

直接映象全相联映象组相联映象,3.3高速缓冲存储器3.3.2地址映像与变换,1、直接映射,在直接映像方式下，主存中存储块的数据按一定的规则调入cache中的一个位置上，一个主存数据库只能映像到cache中的唯一位置上，cache中这个数据库存储位置称为块框架，块框架的地址可以根据主存的地址构成。

将主存块地址对cache块数N取模即得到cache中的块地址。

主存地址为三段：

区号、块号、块内地址Cache地址分两段：

块号、块内地址区号存在地址映像表中，用来判断是否命中，主存块号部分直接构成cache的块号，主存地址的快内部分直接构成cache的快内地址，主存地址的块号直接用来查块表和在cache中块寻址，快内地址用于选择块中的字或字节。

优缺点：

直接映像是一种最简单的地址映像方法，地址变换规则简单，速度快。

cache容易冲突，cache利用率低,46,第0块,1、直接映射,第0块,第0区,第m区,第1块,第mn块,第mn+1块,第mn+2块,第（m+1）n-1块,Cache,主存,第1区,第2区,主存分割成若干个与cache大小相同的区Cache块号i,共n块，主存块号j,i=jmodn,47,8位,4位,A11A10,A3A2A1A0,A5A4,区地址,块地址,块内地址,A14A14A12,3位,第0块,第0块,第0区,第m区,第1块,第mn块,第mn+1块,第mn+2块,第（m+1）n-1块,Cache,主存,第1区,第2区,48,第0块,第0块,第0区,第m区,第1块,第mn块,第mn+1块,第mn+2块,第（m+1）n-1块,Tag1,Tagn-1,Cache,主存,第1区,第2区,主存分割成若干个与cache大小相同的区,比较器,&,&,命中,未命中,49,2、全相联映射,第0块,第0块,第1块,第n-1块,L0,L1,Ln-1,Cache,主存,主存中任何一块均可定位于Cache中的任意一块,可提高命中率，但是硬件开销增加,50,Cache全相联映射,第0块,第0块,第1块,第n-1块,L0,L1,Ln-1,块表,主存,&,&,命中,未命中,Cache,比较器,51,应用场合,可灵活的进行块的映射，一对多映射cache全部装满后才会出现块冲突块冲突的概率低，cache利用率高命中率高,52,第0块,Cache组相联映射,第0组,Cache,主存,第1组,组0,组1,第0区,第2组,第3组,第1区,第m区,Cache分u组，每组n块主存块组号j，块号k，j=k/n主存对应cache组号q,主存分割成若干个与cache大小相同的区,Cache再分割成若干组,q=jmodu,53,组地址直接映射（快速定位相联存储器）块地址全相联映射（提高cache命中率）,54,应用场合,容量小的cache可采用全相联映射方式或者组相联映射方式PentiumCPUL1L2cache容量大的可采用直接映射方式。

这种方式查找速度快，但命中率相对前者低，但cache容量大可提高命中率块设备缓存,3.3.3替换策略和更新策略,Cache替换算法替换算法的目标是使Cache获得最高的命中率，就是让Cache中总是保持着使用频率高的数据，从而使CPU访问Cache的成功率最高,其算法如下：

先进先出法（FIFO），替换最早进入Cache中的信息块，由于只考虑了历史情况，没有反映信息的使用情况，所以命中率不高。

其原因是最先进来的信息块可能是经常用的块，反而被替换掉了。

近期最少使用算法（LRU），替换近期使用最少的信息块。

这就要求随时记录Cache中各块的使用情况，以便确定哪个字块是最近期最少使用的。

由于近期使用少，未必是将来使用最少的，所以，这种算法的命中率比FIFO有所提高，但并不最理想。

随机法（RAND）。

随机替换存储单元，比较简单。

3.3.3替换策略和更新策略,Cache更新策略在写操作的过程中，当CACHE命中时，需要对CACHE进行写操作，根据是否对主存进行写操作，有两种可能：

1、写透法（全写法）写操作时将数据即写入CACHE又写入内存。

2、写回法：

写CACHE时不写内存，当CACHE数据被替换出去时才写回内存。

在写操作的过程中，当CACHE不命中时，写操作直接对内存进行，写内存是否将数据读到CACHE，更新策略有两种1、按写分配法：

当CACHE写不命中时，把该地址相对应的块从内存调入CACHE2、不按写分配法：

当CACHE写不命中时，该地址对应的数据块不从内存调入CACHE,可以简化CACHE结构，避免写操作的复杂性,3.4虚拟存储器,虚拟存储器主要解决主存储器容量问题，要求在不明显降低平均访存度的前提下增加程序的访存空间。

方法是使用磁盘等外存作为运行中所需要程序和数据的存储空间根据存储映像算法，将虚拟存储器的管理方式分为：

段、页或段页，这就形成了页式虚拟存储器段式虚拟存储器段页式虚拟存储器。

1、页式虚拟存储器概念以页为信息传送单位的虚拟存储器，即在这种虚拟存储器中，不论是虚拟空间，还是主存空间都被分成大小相等的页，称为页面。

（A）逻辑页：

虚存空间，虚拟地址分为两个字段：

高位字段为逻辑页号，低位字段为页内行地址；（B）物理页：

主存空间，实存地址也分为两个字段：

高位字段为物理页号，低位字段为页内行地址页面大小都是相等的，所以页内行地址（位数）是相等的。

1、页式虚拟存储器页表页表是记录虚页与实页对照关系的表，从虚存地址到主存实地址的变换就是由存放在主存的页表来实现的，在页表中，对应每一个虚存逻辑页号有一个表目，表目内容至少要包含该逻辑页所在的主存页面地址（物理页号），用它作为主存地址的高字段，与虚存地址的页内行地址字段相拼接，就产生了完整的实主存地址，据此访问主存.,2、段式虚拟存储器段式虚拟存储器是以程序的逻辑结构所形成的段（如过程，子程度等）作为主存空间分配单位的虚拟存储管理方式，由于各段的长度因程序而异，虚拟地址由段号和段内地址组成。

为了把虚拟地址变换成实存地址，需要一个段表，段表是表示虚段（程序的逻辑结构）与实段（主存中所存放的位置）之间关系的对照表，段表也是一个段，每一段驻留在主存中，也可存放在外存中，需要时再调入主存。

虚存地址：

段号+段内地址地址变换,2、段式虚拟存储器段式虚拟存储器的优缺点：

（1）优点：

段的界线分明，就是程序的自然分界。

段易于编译、管理、修改和保护。

便于多道程序共享。

某些类似的段（如堆栈，队例）具有可变长度，允许自由调度，以便有效利用主存空间。

（2）缺点：

由于段的长度各不相同，段的起点和终点不定，给主存空间分配带来麻烦。

容易在段间留下许多空余的零碎主存空间，不好利用，造成浪费。

3、段页式虚拟存储器段页式虚拟存储器是段式虚拟存储器和页式虚拟存储器的结合。

在这种方式中，把程序按逻辑单位分段以后，再把段分成固定大小的页。

程序在主存的调入调出操作是按页面为单位进行的，但又可以按段实现共享和保护。

可兼顾页式和段式的优点，其缺点是在地址变换过程中需要多次查表。

地址变换在段页式虚拟存储器中，每道程序是通过一个段表和一组页表进行定位的。

段表中的每一个表目对应一个段，每个表目有一个指向该段的页表起始地址（页号）及该段的控制保护信息。

由页表指明该段各页在主存中的位置以及是否已装入、已修改等状态信息。

目前，大中型机一般都采用这种段页式存储管理方式。